JP5820402B2 - 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 - Google Patents

薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 Download PDF

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Description

本発明は、薄膜トランジスタ装置及び薄膜トランジスタの製造方法に関する。
従来から液晶表示装置等のアクティブマトリクス方式の表示装置では、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜トランジスタ装置が用いられている。表示装置において、ＴＦＴは、画素を選択するスイッチング素子として、あるいは、画素を駆動する駆動トランジスタ等として用いられる。
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。
有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり、電流駆動型のディスプレイデバイスであることから、アクティブマトリクス方式の表示装置の駆動回路として優れた特性を有する薄膜トランジスタの開発が急がれている。薄膜トランジスタの構成は、基板上に、ゲート電極、半導体層（チャネル層）、ソース電極及びドレイン電極が形成されたものであり、チャネル層にはシリコン薄膜を用いることが一般的である。
また、ディスプレイデバイスには、大画面化及び低コスト化も求められている。一般的に、容易に低コスト化が可能な薄膜トランジスタとして、ゲート電極がチャネル層より基板側に形成されたボトムゲート型の薄膜トランジスタが用いられる。
ボトムゲート型の薄膜トランジスタは、チャネル層がエッチングされるチャネルエッチング型の薄膜トランジスタと、チャネル層をエッチング処理から保護するチャネル保護型（エッチングストッパ型）の薄膜トランジスタとの２つに大別される。
チャネルエッチング型の薄膜トランジスタは、チャネル保護型の薄膜トランジスタに比べて、フォトリソグラフィ工程数を削減することができ、製造コストを抑えられるという利点がある。
例えば特許文献１には、オン電流を増加するとともにオフ電流を抑えることができるチャネルエッチング型の薄膜トランジスタが開示されている。特許文献１に開示された薄膜トランジスタは、基板上に形成されたゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された多結晶シリコン膜からなる活性層と、活性層とソース電極及びドレイン電極との間に形成されたコンタクト層と、コンタクト層と活性層との間に形成されたアモルファスシリコン膜からなる電界緩和層とを備える。
特開２００１−２１７４２４号公報
しかしながら、従来のチャネルエッチング型の薄膜トランジスタの構成では、ドレイン電流−ドレインソース間電圧（Ｉｄ−Ｖｄｓ）特性において、ドレイン電流（Ｉｄ）が急激に増加する現象であるキンク現象が発生するという問題がある。特に、このキンク現象は、ドレインソース間電圧（Ｖｄｓ）が高い場合に顕著に現れる。
このため、特に薄膜トランジスタの飽和領域を利用する有機ＥＬ表示装置又はアナログ回路では、従来のチャネルエッチング型の薄膜トランジスタを用いることができない。
このように、従来の薄膜トランジスタでは、キンク現象が発生してＴＦＴ特性が劣化するという問題がある。
本発明は、上記の問題点を鑑みてなされたものであり、キンク現象が抑制され、優れたＴＦＴ特性を有する薄膜トランジスタ装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る薄膜トランジスタ装置の一態様は、基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された結晶シリコン薄膜と、前記結晶シリコン薄膜上に形成された第１の半導体膜と、前記第１の半導体膜上に形成された一対の第２の半導体膜と、前記一対の第２の半導体膜の一方の上方に形成されたソース電極と、前記一対の第２の半導体膜の他方の上方に形成されたドレイン電極と、を具備し、前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、ＥＣＰ＜ＥＣ１である。
本発明によれば、キンク現象を抑制することができるので、ＴＦＴ特性に優れた薄膜トランジスタ装置を実現することができる。
図１は、本発明の実施の形態に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。 図２は、比較例に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。 図３Ａは、半導体層として多結晶シリコン薄膜とアモルファスシリコン膜（電子親和力＝３．７ｅＶ）とを用いた薄膜トランジスタ装置における半導体層の電子濃度及び電界分布を示す図である。 図３Ｂは、半導体層として多結晶シリコン薄膜とアモルファスシリコン膜（電子親和力＝４．０ｅＶ）とを用いた薄膜トランジスタ装置における半導体層の電子濃度及び電界分布を示す図である。 図４Ａは、図３Ａ及び図３Ｂに対応する薄膜トランジスタ装置における半導体層の電荷量を示す図である。 図４Ｂは、図３Ａ及び図３Ｂに対応する薄膜トランジスタ装置における半導体層の電界を示す図である。 図５は、図３Ａ及び図３Ｂに対応する薄膜トランジスタ装置におけるドレイン電流とドレインソース間電圧との関係を示す図である。 図６は、図１に示す本実施の形態に係る薄膜トランジスタ装置（本発明）における半導体膜のエネルギーバンド（ａ）と、図２に示す比較例に係る薄膜トランジスタ装置（比較例）における半導体膜のエネルギーバンド（ｂ）とを示す図である。 図７Ａは、比較例に係る薄膜トランジスタ装置におけるドレイン電圧（Ｖｄｓ）に対するドレイン電流（Ｉｄ）の関係を示す図である。 図７Ｂは、本発明の実施の形態に係る薄膜トランジスタ装置におけるドレイン電圧（Ｖｄｓ）に対するドレイン電流（Ｉｄ）の関係を示す図である。 図８Ａは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における基板準備工程を模式的に示した断面図である。 図８Ｂは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるゲート電極形成工程を模式的に示した断面図である。 図８Ｃは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。 図８Ｄは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における結晶シリコン薄膜形成工程を模式的に示した断面図である。 図８Ｅは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における第１の半導体膜及び第２の半導体膜形成工程を模式的に示した断面図である。 図８Ｆは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるコンタクト層用膜形成工程を模式的に示した断面図である。 図８Ｇは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における半導体積層構造体島化工程を模式的に示した断面図である。 図８Ｈは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるソースドレイン金属膜形成工程を模式的に示した断面図である。 図８Ｉは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるソース電極及びドレイン電極パターニング工程を模式的に示した断面図である。 図８Ｊは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法におけるコンタクト層及び第２の半導体膜パターニング工程を模式的に示した断面図である。 図９は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図１０は、本発明の実施の形態に係る薄膜トランジスタ装置を用いた画素の回路構成を示す図である。 図１１は、本発明の他の実施の形態に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。
本発明に係る薄膜トランジスタ装置の一態様は、基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された結晶シリコン薄膜と、前記結晶シリコン薄膜上に形成された第１の半導体膜と、前記第１の半導体膜上に形成された一対の第２の半導体膜と、前記一対の第２の半導体膜の一方の上方に形成されたソース電極と、前記一対の第２の半導体膜の他方の上方に形成されたドレイン電極と、を具備し、前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、ＥＣＰ＜ＥＣ１である。
本態様によれば、結晶シリコン薄膜と第１の半導体膜との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続することになる。これにより、当該接合部分にスパイクが発生することを抑制することができるので、キンク現象の発生を抑制することができる。
また、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜と前記第２の半導体膜とは、電子親和力が異なるように構成することができる。この場合、前記第１の半導体膜の電子親和力は、前記第２の半導体膜の電子親和力よりも大きいことが好ましい。
本態様によれば、電子親和力を調整することによって、容易にＥＣＰ＜ＥＣ１とすることができる。
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、バンドギャップが異なるように構成することができる。この場合、前記第１の半導体膜のバンドギャップは、前記第２の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近いことが好ましい。
本態様によれば、バンドギャップを調整することによって、容易にＥＣＰ＜ＥＣ１とすることができる。
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜及び前記第２の半導体膜は、アモルファスシリコン膜とすることができる。
本態様によれば、第２の半導体膜によってオフ電流を抑制することができ、オフ特性を向上させることができる。
また、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、それぞれの半導体膜の結晶化率が異なるように構成することができる。この場合、前記第１の半導体膜の結晶化率は、前記第２の半導体膜の結晶化率よりも大きいことが好ましい。
本態様によれば、結晶シリコン薄膜と第１の半導体膜との接合部分において、コンダクションバンドの下端のエネルギー準位を連続的にすることができるので、当該接合部分にスパイクが発生することを抑制することができる。
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜は、前記結晶シリコン薄膜と接していることが好ましい。
本態様によれば、結晶シリコン薄膜の表面付近に成膜されるアモルファスシリコン膜が、結晶シリコン薄膜の結晶性を引き継いで結晶化されるので、下層の第１の半導体膜の結晶化率を上層の第２の半導体膜の結晶化率よりも容易に大きくすることができる。
ここで、本発明に係る薄膜トランジスタ装置の一態様において、前記結晶シリコン薄膜のコンダクションバンドの下端のエネルギー準位ＥＣＰと前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位ＥＣ１とは、前記結晶シリコン薄膜と前記第１の半導体膜との接合部分でスパイクが発生しないように、コンダクションバンドの下端のエネルギー準位が調整されていることが好ましい。この場合、前記第１の半導体膜から前記結晶シリコン薄膜にわたって、前記第１の半導体膜及び前記結晶シリコン薄膜のコンダクションバンドに障壁がないことが好ましい。
本態様によれば、キンク現象の発生を抑制することができるので、ＴＦＴ特性に優れた薄膜トランジスタ装置を実現することができる。
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記第１の半導体膜は、カーボン及びゲルマニウムのいずれかを含むことが好ましい。
本態様によれば、第１の半導体膜にカーボンを含有させることによって、コンダクションバンドの下端のエネルギー準位を調整することができる。あるいは、第１の半導体膜にゲルマニウムを含有させることによって、バレンスバンドの上端のエネルギー準位を調整することができる。これにより、容易にＥＣＰ＜ＥＣ１とすることができる。
さらに、本発明に係る薄膜トランジスタ装置の一態様において、前記ソース電極と前記ドレイン電極との間に対応する前記第１の半導体膜の領域は、凹形状であることが好ましい。
本態様によれば、ソース電極とドレイン電極との間における第１の半導体膜を凹形状とすることができる。
また、本発明に係る薄膜トランジスタ装置の製造方法の一態様は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上に結晶シリコン薄膜を形成する第４工程と、前記結晶シリコン薄膜上に、第１の半導体膜と第２の半導体膜とコンタクト層を含む積層膜を形成する第５工程と、前記結晶シリコン薄膜、前記第１の半導体膜、前記第２の半導体膜及び前記コンタクト層を所定形状にパターニングする第６工程と、前記第２の半導体膜の上にソース電極及びドレイン電極を形成する第７工程と、を含み、前記結晶シリコン薄膜、前記第１の半導体膜及び前記第２の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、前記第５工程において、ＥＣＰ＜ＥＣ１となるように前記第１の半導体膜と前記第２の半導体膜とを形成するものである。
本態様によれば、結晶シリコン薄膜と第１の半導体膜との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続するように、結晶シリコン薄膜、第１の半導体膜及び第２の半導体膜からなる半導体層を形成することができる。これにより、当該接合部分にスパイクが発生することを抑制することができるので、キンク現象の発生が抑制された薄膜トランジスタ装置を製造することができる。
また、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第５工程において、前記第１の半導体膜と前記第２の半導体膜との電子親和力が異なるように、前記第１の半導体膜と前記第２の半導体膜とを形成するように構成することができる。この場合、前記第５工程において、前記第１の半導体膜の電子親和力が前記第２の半導体膜の電子親和力よりも大きくなるように、前記第１の半導体膜と前記第２の半導体膜とを形成することが好ましい。
本態様によれば、容易にＥＣＰ＜ＥＣ１の関係を満たす半導体層を形成することができる。
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とはバンドギャップが異なるように形成されるように構成することができる。この場合、前記第５工程において、前記第１の半導体膜のバンドギャップが、前記第２の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近くなるように、前記第１の半導体膜と前記第２の半導体膜とを形成することが好ましい。
本態様によれば、容易にＥＣＰ＜ＥＣ１の関係を満たす半導体層を形成することができる。
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、第５工程において、前記第１の半導体膜及び前記第２の半導体膜は、アモルファスシリコン膜によって形成されていてもよい。
本態様によれば、オフ電流を抑制してオフ特性を向上させることができるとともに、キンク現象の発生が抑制された薄膜トランジスタを製造することができる。
また、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とは結晶化率が異なるように形成されるように構成することができる。この場合、前記第５工程において、前記第１の半導体膜の結晶化率が前記第２の半導体膜の結晶化率よりも大きくなるように、前記第１の半導体膜と前記第２の半導体膜とを形成することが好ましい。
本態様によれば、結晶シリコン薄膜と第１の半導体膜との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続的となる半導体層を形成することができる。
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第５工程において、前記第１の半導体膜は前記結晶シリコン薄膜と接して形成されることが好ましい。
本態様によれば、結晶シリコン薄膜の表面付近に成膜されるアモルファスシリコン膜は、結晶シリコン薄膜が下地層となって結晶化が進むので、下層の第１の半導体膜の結晶化率を上層の第２の半導体膜の結晶化率よりも容易に大きくすることができる。
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第５工程において、前記第１の半導体膜に、カーボン及びゲルマニウムのいずれかを含有させることが好ましい。
本態様によれば、第１の半導体膜にカーボンを含有させることによって、コンダクションバンドの下端のエネルギー準位を調整することができる。あるいは、第１の半導体膜にゲルマニウムを含有させることによって、バレンスバンドの上端のエネルギー準位を調整することができる。これにより、容易にＥＣＰ＜ＥＣ１の関係を満たす半導体層を形成することができる。
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とを同一の真空装置内で連続して成膜することができる。
これにより、ＥＣＰ＜ＥＣ１の関係を満たす第１の半導体膜及び第２の半導体膜を同時に形成することができる。特に、結晶化率の異なる第１の半導体膜と第２の半導体膜とを容易に連続成膜することができる。
さらに、本発明に係る薄膜トランジスタ装置の製造方法の一態様において、前記第７工程の後に、前記ソース電極と前記ドレイン電極との間に対応する前記コンタクト層及び前記第１の半導体膜の上層の一部を除去する工程を含むようにしてもよい。
これにより、第１の半導体膜の上層の一部をエッチング除去して、ソース電極とドレイン電極との間に対応する第１の半導体膜を、凹形状とすることができる。
また、本発明に係る薄膜トランジスタ装置の製造方法の他の一態様は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上に結晶シリコン薄膜を形成する第４工程と、前記結晶シリコン薄膜上に、第１の半導体膜と第２の半導体膜とコンタクト層とを含む積層膜を形成する第５工程と、前記コンタクト層の上にソースドレイン金属膜を形成する第６工程と、前記第１の半導体膜、前記第２の半導体膜、前記コンタクト層及び前記ソースドレイン金属膜を所定形状にパターニングした後に、前記ソースドレイン金属膜をソース電極とドレイン電極とに分離する第７工程と、を含み、前記結晶シリコン薄膜、前記第１の半導体膜及び前記第２の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、前記第５工程において、ＥＣＰ＜ＥＣ１となるように前記第１の半導体膜と前記第２の半導体膜とを形成する。
本態様においても、結晶シリコン薄膜と第１の半導体膜との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続するように、結晶シリコン薄膜、第１の半導体膜及び第２の半導体膜からなる半導体層を形成することができる。これにより、当該接合部分にスパイクが発生することを抑制することができるので、キンク現象の発生が抑制された薄膜トランジスタ装置を製造することができる。
（実施の形態）
以下、本発明に係る薄膜トランジスタ装置及びその製造方法について、実施の形態に基づいて説明するが、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。
（薄膜トランジスタ装置の構成）
まず、本発明の実施の形態に係る薄膜トランジスタ装置１０の構成について、図１を用いて説明する。図１は、本発明の実施の形態に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。
図１に示すように、本発明の実施の形態に係る薄膜トランジスタ装置１０は、ボトムゲート型の薄膜トランジスタ装置であって、基板１と、基板１の上方に順次形成された、ゲート電極２、ゲート絶縁膜３、結晶シリコン薄膜４、第１の半導体膜５と、一対の第２の半導体膜６と、一対のコンタクト層７と、一対のソース電極８Ｓ及びドレイン電極８Ｄとを備える。以下、本実施の形態に係る薄膜トランジスタ装置１０の各構成要素について詳述する。
基板１は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が結晶シリコン薄膜４に侵入することを防止するために、基板１上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば１００ｎｍ〜２０００ｎｍ程度とすることができる。
ゲート電極２は、基板１上に所定形状でパターン形成される。ゲート電極２は、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等によって構成することができる。ゲート電極２の膜厚は、例えば２０ｎｍ〜５００ｎｍ程度とすることができる。
ゲート絶縁膜３は、ゲート電極２上に形成され、本実施の形態では、ゲート電極２を覆うように基板１上の全面に形成される。ゲート絶縁膜３は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜３の膜厚は、例えば５０ｎｍ〜３００ｎｍとすることができる。
なお、本実施の形態では、ＴＦＴのチャネル領域となる半導体層として結晶シリコン薄膜４が含まれているので、ゲート絶縁膜３としては酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためには結晶シリコン薄膜４とゲート絶縁膜３との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。
結晶シリコン薄膜４は、ゲート絶縁膜３上に形成される半導体膜であって、ゲート電極２の電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。
本実施の形態における結晶シリコン薄膜４は、結晶性の組織構造を有する結晶性シリコン薄膜であって、微結晶シリコン薄膜又は多結晶シリコン薄膜からなる。結晶シリコン薄膜４は、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。また、結晶シリコン薄膜４は、アモルファスシリコン（非結晶シリコン）と結晶性シリコンとの混晶構造を有するシリコン薄膜とすることができる。この場合、優れたオン特性を得るために、少なくとも結晶シリコン薄膜４の所定のチャネル領域については、結晶性シリコンの割合が多い膜で構成されていることが好ましい。結晶シリコン薄膜４の膜厚は、例えば２０ｎｍ〜１００ｎｍ程度とすることができる。なお、結晶シリコン薄膜４に含まれるシリコン結晶の主面方位は［１００］であることが好ましい。これにより、結晶性に優れた結晶シリコン薄膜４を形成することができる。
なお、結晶シリコン薄膜４における結晶シリコンの平均結晶粒径は、５ｎｍ〜１０００ｎｍ程度であり、結晶シリコン薄膜４には、上記のような平均結晶粒径が１００ｎｍ以上の多結晶、あるいは、平均結晶粒径が１０ｎｍ〜１００ｎｍのマイクロクリスタル（μｃ）と呼ばれる微結晶も含まれる。
第１の半導体膜５及び第２の半導体膜６は、結晶シリコン薄膜４とともに、結晶シリコン薄膜４上に形成された半導体層である。この半導体層は、複数の半導体膜によって構成された積層膜であり、本実施の形態では、第１の半導体膜５と第２の半導体膜６との２層で構成されている。
第１の半導体膜５は、結晶シリコン薄膜４の上面と接するようにして結晶シリコン薄膜４上に形成されている。また、第１の半導体膜５のソース電極８Ｓとドレイン電極８Ｄとの間に対応する領域は凹形状となっている。第１の半導体膜５の膜厚の好適な範囲は、１０ｎｍ〜１００ｎｍである。
第２の半導体膜６は、第１の半導体膜５と連続して第１の半導体膜５上に形成されており、第１の半導体膜５上に分離形成されて一対の第２の半導体膜６として構成されている。一対の第２の半導体膜６は、所定の間隔をあけて対向配置されている。第２の半導体膜６の膜厚の好適な範囲は、１０ｎｍ〜４０ｎｍである。
ここで、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６のコンダクションバンド（伝導帯）の下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６は、ＥＣＰ＜ＥＣ１の関係を満たすように構成されている。
また、本実施の形態において、第１の半導体膜５と第２の半導体膜６とは、電子親和力が異なるように構成されている。この場合、第１の半導体膜５の電子親和力が第２の半導体膜６の電子親和力よりも大きくなるように構成することが好ましい。なお、半導体膜における電子親和力とは、真空準位とコンダクションバンドの下端のエネルギー準位との差である。つまり、電子親和力によって、半導体膜におけるコンダクションバンドの下端のエネルギー準位を調整することができる。
また、本実施の形態において、第１の半導体膜５と第２の半導体膜６とは、結晶化率が異なるように構成されている。この場合、第１の半導体膜５の結晶化率が、第２の半導体膜６の結晶化率よりも大きくなるように構成することが好ましい。結晶化率をこのようにすることで、容易にＥＣＰ＜ＥＣ１とすることができる。本実施の形態における第１の半導体膜５は、結晶粒径が５ｎｍ以上１００ｎｍ以下である結晶シリコン粒を含む。また、第１の半導体膜５の厚み方向の結晶化率は結晶シリコン薄膜４に近づくに従って漸次高くなっており、本実施の形態では、第１の半導体膜５の結晶シリコン粒の結晶粒径が結晶シリコン薄膜に向かうに従って徐々に大きくなっている。一方、本実施の形態における第２の半導体膜６は結晶化されておらず、結晶化率はゼロである。
なお、結晶化率とは、例えば半導体膜がシリコンを主成分とする場合、シリコン半導体膜の組織が結晶化されている度合いを意味し、例えば、上述のように結晶粒径の大小で表すこともできるし、同一結晶粒径における密度の大小等によっても表すことができる。また、結晶化率は、結晶成分のみによる結晶化率、あるいは、結晶成分と非結晶成分（アモルファス成分）とによる結晶化率として表すことができる。
本実施の形態において、第１の半導体膜５及び第２の半導体膜６は、いずれも意図的に不純物のドーピングを行っていないアモルファスシリコン膜（真性アモルファスシリコン）によって形成されている。例えば、製造後のＴＦＴにおいて、第１の半導体膜５及び第２の半導体膜６がいずれもアモルファスシリコン膜（非結晶シリコン膜）のままであって、かつ、各半導体膜におけるコンダクションバンドの下端のエネルギー準位が異なるように構成することができる。あるいは、第１の半導体膜５及び第２の半導体膜６の一方はアモルファスシリコン膜であり他方は結晶性シリコンを含む結晶シリコン薄膜であり、かつ、各半導体膜におけるコンダクションバンドの下端のエネルギー準位が異なるように構成することもできる。なお、一般的に、アモルファスシリコン膜の組織は、非結晶のアモルファス成分のみによって構成されているが、本実施の形態におけるアモルファスシリコン膜の組織には、微結晶の結晶成分も含まれる。
一対のコンタクト層７は、一対の第２の半導体膜６上に形成され、所定の間隔をあけて対向配置されている。一対のコンタクト層７のうちの一方は、一対の第２の半導体膜６のうちの一方の上に形成されている。また、一対のコンタクト層７のうちの他方は、一対の第２の半導体膜６のうちの他方の上に形成されている。本実施の形態において、一対のコンタクト層７の平面視形状は、一対の第２の半導体膜６の平面視形状は同じである。
また、一対のコンタクト層７は、不純物を高濃度に含む非晶質半導体膜からなり、例えば、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体膜によって構成することができ、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。また、コンタクト層７の膜厚は、例えば５ｎｍ〜１００ｎｍとすることができる。
なお、一対のコンタクト層７は、下層の低濃度の電界緩和層（ｎ−層）と上層の高濃度のコンタクト層（ｎ＋層）との２層から構成されてもよい。低濃度の電界緩和層には１×１０１７［ａｔｍ／ｃｍ３］程度のリンがドーピングされている。上記２層はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することが可能である。
一対のソース電極８Ｓ及びドレイン電極８Ｄは、一対のコンタクト層７上に形成され、所定の間隔をあけて対向配置されている。ソース電極８Ｓは、一対の第２の半導体膜６の一方の上方であって、一対のコンタクト層７のうちの一方の上に形成されている。また、ドレイン電極８Ｄは、一対の第２の半導体膜６の他方の上方であって、一対のコンタクト層７の他方の上に形成されている。また、本実施の形態において、ソース電極８Ｓ及びドレイン電極８Ｄは、コンタクト層７、第２の半導体膜６、第１の半導体膜５及び結晶シリコン薄膜４を覆うように形成されており、ソース電極８Ｓ及びドレイン電極８Ｄは、コンタクト層７の上面だけではなく、コンタクト層７の側面、第２の半導体膜６の側面、第１の半導体膜５の側面及び結晶シリコン薄膜４の側面にも形成されている。
本実施の形態において、ソース電極８Ｓ及びドレイン電極８Ｄは、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等によって構成される。本実施の形態では、ソース電極８Ｓ及びドレイン電極８Ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。ソース電極８Ｓ及びドレイン電極８Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。
次に、本実施の形態に係る薄膜トランジスタ装置１０の作用効果について、本発明に至った経緯も含めて以下説明する。
チャネルエッチング型の薄膜トランジスタ装置において、オン特性及びオフ特性の両立を図るために、図２に示すように、チャネル層（結晶シリコン薄膜）の上にアモルファスシリコン膜からなる半導体膜を設けることが考えられる。図２は、比較例に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。なお、図２において、図１に示す構成要素と同じ構成要素には、同じ符号を付している。
図２に示すように、比較例に係る薄膜トランジスタ装置１０Ａでは、多結晶シリコン薄膜からなる結晶シリコン薄膜とコンタクト層７との間に、アモルファスシリコン膜からなる半導体膜６Ａを形成している。このように構成することにより、オン電流を確保しつつオフ電流（オフ時のリーク電流）を抑えることができ、オフ特性を向上させることができる。
しかしながら、図２に示す比較例に係る薄膜トランジスタ装置１０Ａでは、ドレイン電流−ドレインソース間電圧（Ｉｄ−Ｖｄｓ）特性において、キンク現象が発生することが分かった。
そこで、本願発明者は、このキンク現象が発生する原因について鋭意検討した。その結果、リーク電流を抑制するために導入したアモルファスシリコン膜が原因となって、キンク現象が生じることをつきとめた。以下、この検討結果について、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ及び図５を用いて説明する。
ここで、図３Ａ及び図３Ｂは、半導体層として多結晶シリコン薄膜（Ｐｏｌｙ−Ｓｉ）とアモルファスシリコン膜（ａ−Ｓｉ）とを用いた薄膜トランジスタ装置における半導体層の電子濃度及び電界分布を示す図である。また、図４Ａは、図３Ａ及び図３Ｂに対応する薄膜トランジスタ装置における半導体層の電荷量を示す図であり、図４Ｂは、図３Ａ及び図３Ｂに対応する薄膜トランジスタ装置における半導体層の電界を示す図である。また、図５は、図３Ａ及び図３Ｂに対応する薄膜トランジスタ装置におけるドレイン電流とソースドレイン間電圧との関係を示す図である。
図３Ａ及び図３Ｂに示すように、多結晶シリコン薄膜とアモルファスシリコン膜との２層構造の薄膜トランジスタ装置において、アモルファスシリコン膜の電子親和力が３．７ｅＶである場合（図３Ａ）は、アモルファスシリコン膜の電子親和力が４．０ｅＶである場合（図３Ｂ）と比べて、ドレイン電極の下部において、電子密度が高くなり、電界が集中していることが分かる。なお、多結晶シリコン薄膜の電子親和力は４．１２ｅＶである。
また、図４Ａに示すように、アモルファスシリコン膜の電子親和力が３．７ｅＶである場合（図３Ａ）は、アモルファスシリコン膜の電子親和力が４．０ｅＶである場合（図３Ｂ）と比べて、多結晶シリコン薄膜とアモルファスシリコン膜との界面に、より多くの電荷が蓄積されていることが分かる。
さらに、図４Ｂに示すように、アモルファスシリコン膜の電子親和力が３．７ｅＶである場合（図３Ａ）は、アモルファスシリコン膜の電子親和力が４．０ｅＶである場合（図３Ｂ）と比べて、数倍程度の強電界がアモルファスシリコン膜に発生していることも分かる。
そして、図５に示すように、アモルファスシリコン膜の電子親和力が３．７ｅＶである場合（図３Ａ）、特に、Ｖｄｓが高い場合にキンク現象が発生することが分かる。一方、アモルファスシリコン膜の電子親和力が４．０ｅＶである場合（図３Ｂ）は、アモルファスシリコン膜の電子親和力が３．７ｅＶである場合（図３Ａ）と比べて、キンクが抑制されていることが分かる。
このように、薄膜トランジスタ装置における半導体層が多結晶シリコン薄膜とアモルファスシリコン膜との積層構造である場合、アモルファスシリコン膜の電子親和力によってキンク現象が変動することが分かった。特に、アモルファスシリコン膜の電子親和力を小さくすると、すなわち、アモルファスシリコン膜の電子親和力を多結晶シリコン薄膜の電子親和力から遠ざけると、ドレインソース間電圧（Ｖｄｓ）が低い場合においてもキンク現象が発生することが分かった。
以上の検討結果から、アモルファスシリコン膜の電子親和力を調整することによって、キンク現象を抑制できることが分かった。また、アモルファスシリコン膜の電子親和力を、多結晶シリコン薄膜の電子親和力に近づけることにより、キンク現象を抑制できることも分かった。なお、電子親和力は、上述のとおり、真空準位とコンダクションバンドの下端のエネルギー準位ＥＣとの差であることから、アモルファスシリコン膜のコンダクションバンドの下端のエネルギー準位を調整することでキンク現象を抑制することができる。
一方、上述のように、多結晶シリコン薄膜とコンタクト層との間に形成するアモルファスシリコン膜は、リーク電流の発生を抑制する機能を有する。このため、キンク現象を抑制するために、単にアモルファスシリコン膜の電子親和力やコンダクションバンドの下端のエネルギー準位を調整するだけでは、アモルファスシリコン膜によるリーク電流の抑制効果が低減し、却ってＴＦＴの特性が劣化する場合もある。
そこで、本願発明者は、図１に示すように、ソース電極８Ｓ及びドレイン電極８Ｄ（コンタクト層７）とゲート絶縁膜３との間における半導体層として、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６が含まれるように構成するとともに、各半導体膜におけるコンダクションバンドの下端のエネルギー準位がＥＣＰ＜ＥＣ１の関係を満たすように構成した。これにより、キンク現象を抑制することができる。
次に、このキンク現象を抑制する効果について、図６、図７Ａ及び図７Ｂを用いて、比較例に係る薄膜トランジスタ装置１０Ａと比較しながら説明する。図６は、図１に示す本実施の形態に係る薄膜トランジスタ装置（本発明）における半導体膜のエネルギーバンド（ａ）と、図２に示す比較例に係る薄膜トランジスタ装置（比較例）における半導体膜のエネルギーバンド（ｂ）とを示す図である。なお、図６において、ＥＣ、Ｅｆ及びＥＶは、それぞれ、コンダクションバンド（伝導帯）の下端のエネルギー準位、フェルミ準位、バレンスバンド（価電子帯）の上端のエネルギー準位を表している。また、図７Ａは、図２に示す比較例に係る薄膜トランジスタ装置におけるドレイン電圧（Ｖｄｓ）に対するドレイン電流（Ｉｄ）の関係を示す図であり、図７Ｂは、図１に示す本発明の実施の形態に係る薄膜トランジスタ装置におけるドレイン電圧（Ｖｄｓ）に対するドレイン電流（Ｉｄ）の関係を示す図である。なお、図７Ａでは、半導体膜６Ａの膜厚を７５ｎｍとし、図７Ｂでは、第１の半導体膜５の膜厚を３５ｎｍ、第２の半導体膜６の膜厚を２０ｎｍとしており、それ以外の構成の膜厚等については、図７Ａと図７Ｂとで同じにしている。
図６（ａ）に示すように、比較例に係る薄膜トランジスタ装置１０Ａでは、半導体膜６Ａのバンドギャップが結晶シリコン薄膜４のバンドギャップよりも大きくなっている。また、コンダクションバンドの下端のエネルギー準位ＥＣは、結晶シリコン薄膜４よりも半導体膜６Ａの方が高く、電子親和力は、半導体膜６Ａよりも結晶シリコン薄膜４の方が大きくなっている。このため、比較例に係る薄膜トランジスタ装置１０Ａでは、結晶シリコン薄膜４と半導体膜６Ａとの接合部分におけるコンダクションバンドの下端のエネルギー準位ＥＣに大きな差が発生し、この接合部分に尖った不連続な部分（スパイク）が生じている。この結果、上述のように、結晶シリコン薄膜４と半導体膜６Ａとの接合部分に電荷が蓄積して半導体膜６Ａに強電界が発生し、図７Ａに示すように、キンク現象が発生する。特に、ゲート電圧（Ｖｇｓ）が高くなるほど、ドレイン電圧（Ｖｄｓ）が低い場合からキンク現象が発生している。
これに対して、図６（ｂ）に示すように、本実施の形態に係る薄膜トランジスタ装置１０では、結晶シリコン薄膜４と第２の半導体膜６との間に形成される第１の半導体膜５のコンダクションバンドの下端のエネルギー準位ＥＣ１が、結晶シリコン薄膜４のコンダクションバンドの下端のエネルギー準位ＥＣＰよりも大きくなるように設定されている。
これにより、結晶シリコン薄膜４と第１の半導体膜５との接合部分におけるコンダクションバンドの下端のエネルギー準位が連続し、第１の半導体膜５から結晶シリコン薄膜４にわたって、第１の半導体膜５及び結晶シリコン薄膜４のコンダクションバンドには障壁がなくなる。この結果、本実施の形態に係る薄膜トランジスタ装置１０では、結晶シリコン薄膜４と第１の半導体膜５との接合部分においてスパイクが発生しないので、図７Ｂに示すように、キンク現象の発生を抑制することができる。
しかも、図７Ｂの場合は、第１の半導体膜５及び第２の半導体膜６の合計膜厚が５５ｎｍであり、半導体膜６Ａの膜厚が７５ｎｍである図７Ａの場合よりもトータル膜厚が薄いことから電界が強くなってキンクが発生しやすい構造となっているにもかかわらず、図７Ｂに示すように、本実施の形態に係る薄膜トランジスタ装置１０では、キンク現象の発生を抑制することができている。すなわち、本実施の形態に係る薄膜トランジスタ装置１０によれば、半導体膜のトータル膜厚を薄くしたとしてもキンク現象の発生を抑制することができる。
このように、本実施の形態に係る薄膜トランジスタ装置１０において、第１の半導体膜５は、結晶シリコン薄膜４と第２の半導体膜６との間のコンダクションバンドの下端のエネルギー準位を調整するためのコンダクションバンド調整層として機能し、第１の半導体膜５のコンダクションバンドの下端のエネルギー準位ＥＣ１を所望に調整することによって、キンク現象の発生を抑制することができる。
また、本実施の形態に係る薄膜トランジスタ装置１０では、結晶シリコン薄膜４の上の半導体膜が、比較例のような真性アモルファスシリコン膜ではなく、一部結晶化されたアモルファスシリコン膜によって構成されている。従って、図２に示す比較例と比べて、オン抵抗を低減することができ、オン特性を向上させることができる。
さらに、本実施の形態に係る薄膜トランジスタ装置１０では、ソース電極８Ｓ及びドレイン電極８Ｄ（コンタクト層７）と結晶シリコン薄膜４との間に形成される第２の半導体膜６が、バンドギャップが比較的に大きいアモルファスシリコン膜によって構成されている。これにより、オフ時のリーク電流の発生を抑制することができるので、オフ特性を向上させることもできる。
このように、本実施の形態に係る薄膜トランジスタ装置１０では、オン特性及びオフ特性を向上させることができるとともにキンク現象の発生を抑制することができるので、ＴＦＴ特性に優れた薄膜トランジスタを実現することができる。
なお、本実施の形態において、第１の半導体膜５等の半導体膜のコンダクションバンドの下端のエネルギー準位は、電子親和力又はバンドギャップを変更することによって調整することができる。そして、本実施の形態では、第１の半導体膜５におけるコンダクションバンドの下端のエネルギー準位ＥＣ１を調整することで、各半導体膜のエネルギー準位が、ＥＣＰ＜ＥＣ１の関係を満たすように構成している。
例えば、シリコンを主成分とする第１の半導体膜５と第２の半導体膜６とのバンドギャップを異ならせるように構成することで、第１の半導体膜５及び第２の半導体膜６におけるコンダクションバンドの下端のエネルギー準位を調整することができる。この場合、第１の半導体膜５のバンドギャップが、第２の半導体膜６のバンドギャップよりも、結晶シリコン薄膜４のバンドギャップに近くなるように構成することが好ましい。この構成により、結晶シリコン薄膜４と第１の半導体膜５との接合部分において、コンダクションバンドの下端のエネルギー準位を連続的にして、当該接合部分にスパイクが発生することを抑制することができる。
また、第１の半導体膜５におけるコンダクションバンドの下端のエネルギー準位ＥＣ１は、上述のとおり、シリコンを主成分とする第１の半導体膜５等の半導体膜の結晶化率を変更することによっても調整することができる。本実施の形態において、アモルファスシリコン膜からなる第１の半導体膜５の結晶化率は、アモルファスシリコン膜からなる第２の半導体膜６の結晶化率よりも大きくなるように構成している。この構成により、結晶シリコン薄膜４と第１の半導体膜５との接合部分において、コンダクションバンドの下端のエネルギー準位を連続的にして、当該接合部分にスパイクが発生することを抑制することができる。
また、本実施の形態において、第１の半導体膜５等の半導体膜におけるコンダクションバンドの下端のエネルギー準位を調整する方法として、電子親和力、結晶化率又はバンドギャップを変更する方法を例示したが、これに限らない。例えば、シリコンを主成分とする第１の半導体膜５等に不純物としてカーボン（Ｃ）等を含有させることによって、第１の半導体膜５等の半導体膜におけるコンダクションバンドの下端のエネルギー準位を調整することもできる。このようにカーボン等の不純物を含有させることにより、コンダクションバンド側にバンドオフセット部を生じさせることができるので、第１の半導体膜５等の各半導体膜におけるコンダクションバンドの下端のエネルギー準位を変化させることができる。
また、本実施の形態では、ドレイン電極側に蓄積する電子によってコンダクションバンドにスパイクが発生することから、コンダクションバンドの下端のエネルギー準位を調整してスパイクを抑制したが、ソース電極側に蓄積する正孔によってバレンスバンドにスパイクが発生することも考えられる。この場合、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６の各半導体膜におけるバレンスバンドの上端のエネルギー準位を調整することによって、バレンスバンドのスパイクを抑制することができる。
この場合、上述のように、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６の各半導体膜における電子親和力、結晶化率又はバンドギャップを変更することによって、各半導体膜におけるバレンスバンドの上端のエネルギー準位を調整することができる。あるいは、シリコンを主成分とする第１の半導体膜５等の各半導体膜に対して、ゲルマニウム（Ｇｅ）等の不純物を含有させることによって、第１の半導体膜５等の半導体膜におけるバレンスバンドの上端のエネルギー準位を調整することもできる。このようにゲルマニウム等を含有させることにより、バレンスバンド側にバンドオフセット部を生じさせることができるので、第１の半導体膜５等の各半導体膜におけるバレンスバンドの上端のエネルギー準位を変化させることができる。
次に、本発明の実施の形態に係る薄膜トランジスタ装置１０の製造方法について、図８Ａ〜図８Ｊを用いて説明する。図８Ａ〜図８Ｊは、本発明の実施の形態に係る薄膜トランジスタ装置の製造方法における各工程の構成を模式的に示した断面図である。
まず、図８Ａに示すように、基板１としてガラス基板を準備する。なお、ゲート電極２を形成する前に、プラズマＣＶＤ等によって基板１上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
次に、図８Ｂに示すように、基板１上に所定形状のゲート電極２を形成する。例えば、基板１上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極２を形成することができる。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
次に、図８Ｃに示すように、ゲート電極２が形成された基板１を覆ってゲート絶縁膜３を形成する。例えば、ゲート電極２を覆うようにして酸化シリコンからなるゲート絶縁膜３をプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。
次に、図８Ｄに示すように、ゲート絶縁膜３上に、チャネル領域を有する結晶シリコン薄膜４Ｍを形成する。例えば、アモルファスシリコン（非晶質シリコン）からなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をアニールして結晶化させることにより結晶シリコン薄膜４Ｍを形成することができる。なお、非結晶シリコン薄膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させたが、結晶化の方法としては、波長３７０〜９００ｎｍ程度のパルスレーザを用いたレーザアニール法、波長３７０〜９００ｎｍ程度の連続発振レーザを用いたレーザアニール法、又は急速熱処理（ＲＴＰ）によるアニール法を用いても構わない。また、非結晶シリコン薄膜を結晶化するのではなく、ＣＶＤによる直接成長などの方法によって結晶シリコン薄膜４Ｍを成膜してもよい。
その後、結晶シリコン薄膜４Ｍに対して水素プラズマ処理を行うことにより、結晶シリコン薄膜４Ｍのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜４Ｍに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、結晶シリコン薄膜４Ｍの結晶欠陥密度が低減して結晶性が向上する。
次に、図８Ｅに示すように、結晶シリコン薄膜４Ｍのチャネル領域上に、第１の半導体膜５Ｍと第２の半導体膜６Ｍとからなる複数の半導体膜からなる積層膜を形成する。また、この工程では、結晶シリコン薄膜４Ｍ、第１の半導体膜５Ｍ及び第２の半導体膜６Ｍのコンダクションバンドの下端のエネルギー準位がＥＣＰ＜ＥＣ１の関係を満たすように、第１の半導体膜５Ｍと第２の半導体膜６Ｍとを形成する。
本実施の形態において、第１の半導体膜５Ｍと第２の半導体膜６Ｍとは同一の真空装置内で連続して成膜している。すなわち、第１の半導体膜５Ｍと第２の半導体膜６Ｍとは、真空を破らずに成膜される。例えば、結晶シリコン薄膜４Ｍを形成した後に、プラズマＣＶＤ等を用いて、所定の成膜条件によって結晶シリコン薄膜４Ｍ上にアモルファスシリコン膜を成膜することで、第１の半導体膜５Ｍと第２の半導体膜６Ｍとを連続成膜することができる。成膜条件としては、例えば、結晶シリコン薄膜４Ｍを形成するときのアモルファスシリコン膜の成膜条件よりもＲＦパワー密度を大きくしたり成膜レートを遅くしたりした条件とすることができる。
具体的には、平行平板型ＲＦプラズマＣＶＤ装置を用いて、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入し、シランガスの流量を５〜１５ｓｃｃｍとし、水素ガスの流量を４０〜７５ｓｃｃｍとし、圧力を１〜３Ｔｏｒｒとし、ＲＦ電力を０．１〜０．４ｋｗ／ｃｍ−２とし、電極基板間距離を２００〜６００ｍｍとして、第１の半導体膜５Ｍ及び第２の半導体膜６Ｍの積層膜を成膜することができる。本実施の形態では、シランガスの流量を１０ｓｃｃｍとし、水素ガスの流量を６０ｓｃｃｍとし、圧力を１．５Ｔｏｒｒとし、ＲＦ電力を０．２５ｋｗ／ｃｍ−２とし、電極基板間距離を３００ｍｍとして成膜した。
このような成膜条件によって、アモルファスシリコン膜を結晶シリコン薄膜４と接するように成膜することで、結晶シリコン薄膜４Ｍの表面付近に成膜されるアモルファスシリコン膜は、結晶シリコン薄膜４Ｍの結晶性を引き継ぐことになって自然と結晶化されていき、成膜が進んで結晶シリコン薄膜４Ｍから遠ざかるに従って膜中の結晶化率が小さくなり、結晶化率がゼロとなった後は、結晶化率がゼロであるアモルファス成分のみのアモルファスシリコン膜として第２の半導体膜６Ｍが成膜される。つまり、結晶シリコン薄膜４Ｍの表面付近に成膜されるアモルファスシリコン膜は、結晶シリコン薄膜４Ｍが下地層となって結晶化が進み、これにより、自然と下層（第１の半導体膜５Ｍ）の結晶化率が上層（第２の半導体膜６Ｍ）の結晶化率よりも大きくなるようにして第１の半導体膜５Ｍと第２の半導体膜６Ｍとが形成される。
あるいは、アモルファスシリコン膜の成膜中に積極的に成膜条件を切り替えることによっても結晶化率の異なる第１の半導体膜５Ｍと第２の半導体膜６Ｍとを成膜することもできる。例えば、シランガス（ＳｉＨ４）及び水素ガス（Ｈ２）の原料ガスの濃度比や流量を変更したり、真空装置内の圧力を変更したりすることで、結晶化率の異なる第１の半導体膜５Ｍと第２の半導体膜６Ｍとを成膜することができる。
これにより、ＥＣＰ＜ＥＣ１の関係を満たす第１の半導体膜５Ｍ及び第２の半導体膜６Ｍを同時に形成することができる。なお、このように本実施の形態では、第１の半導体膜５Ｍと第２の半導体膜６Ｍとは連続成膜によって形成されるので、結晶化率の異なる２層（第１の半導体層と第２の半導体層）からなる単一膜として考えることもできる。
また、この工程により、電子親和力が異なる第１の半導体膜５Ｍと第２の半導体膜６Ｍとを含む半導体膜を形成することができる。本実施の形態では、第１の半導体膜５Ｍの電子親和力が第２の半導体膜６Ｍの電子親和力よりも大きくなるように、第１の半導体膜５Ｍと第２の半導体膜６Ｍとを形成することができる。
また、この工程により、バンドギャップが異なる第１の半導体膜５Ｍと第２の半導体膜６Ｍとを含む半導体膜を形成することができる。本実施の形態では、第１の半導体膜５Ｍのバンドギャップが、第２の半導体膜６Ｍのバンドギャップよりも、結晶シリコン薄膜４Ｍのバンドギャップに近くなるように、第１の半導体膜５Ｍと第２の半導体膜６Ｍとを形成することができる。
次に、図８Ｆに示すように、第２の半導体膜６Ｍ上にコンタクト層７となるコンタクト層用膜７Ｍを形成する。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜７Ｍを成膜する。
なお、コンタクト層用膜７Ｍは下層の低濃度の電界緩和層と上層の高濃度のコンタクト層との２層から構成されていてもよい。低濃度の電界緩和層は１×１０１７［ａｔｍ／ｃｍ３］程度のリンをドーピングすることによって形成することができる。上記２層は、例えばＣＶＣ装置において連続的に形成することが可能である。
次に、図８Ｇに示すように、フォトリソグラフィ及びエッチングを施すことによって、結晶シリコン薄膜４Ｍ、第１の半導体膜５Ｍ、第２の半導体膜６Ｍ及びコンタクト層用膜７Ｍからなる積層構造体をパターニングして、結晶シリコン薄膜４、第１の半導体膜５、第２の半導体膜６Ｍ１及びコンタクト層用膜７Ｍ１からなる島状の積層構造体を形成する。
例えば、コンタクト層用膜７Ｍ上にレジストを塗布し、露光及び現像を行うことによって、結晶シリコン薄膜４Ｍ及び第１の半導体膜５Ｍの所定のチャネル領域に対応する部分に当該レジストが残るようにして選択的にレジストを形成する。その後、このレジストをマスクとしてドライエッチングを施すことによって、結晶シリコン薄膜４Ｍ、第１の半導体膜５Ｍ、第２の半導体膜６Ｍ及びコンタクト層用膜７Ｍをパターニングすることにより、所定形状の結晶シリコン薄膜４、第１の半導体膜５、第２の半導体膜６Ｍ１及びコンタクト層用膜７Ｍ１を形成する。
次に、図８Ｈに示すように、島状の積層構造体を覆うように、ソース電極８Ｓ及びドレイン電極８Ｄを構成する材料からなるソースドレイン金属膜８Ｍを成膜する。本実施の形態では、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜８Ｍをスパッタ法によって成膜した。
次に、図８Ｉに示すように、フォトリソグラフィ及びエッチングを施すことによって、ソースドレイン金属膜８Ｍをパターニングし、所定形状のソース電極８Ｓ及びドレイン電極８Ｄを形成する。
例えば、ソースドレイン金属膜８Ｍ上にレジストを塗布し、露光及び現像を行うことによって、ソース電極８Ｓ及びドレイン電極８Ｄとなる部分に所定形状のレジストを選択的に形成する。次に、このレジストをマスクとしてウェットエッチングを施してソースドレイン金属膜８Ｍをパターニングすることにより、所定形状のソース電極８Ｓ及びドレイン電極８Ｄを形成することができる。なお、このとき、チャネル領域上は、コンタクト層用膜７Ｍ１がエッチングストッパ層として機能する。
次に、図８Ｊに示すように、ソース電極８Ｓ及びドレイン電極８Ｄ上のレジスト（不図示）をマスクとしてドライエッチングを施すことによって、露出したコンタクト層用膜７Ｍ１及び第２の半導体膜６Ｍ１をエッチングして分離することによって、一対のコンタクト層７及び一対の第２の半導体膜６を形成する。このエッチングにより、ソース電極８Ｓとドレイン電極８Ｄとの間の領域に対応する第１の半導体膜５の上層の一部が除去される。これにより、ソース電極８Ｓとドレイン電極８Ｄとの間に対応する第１の半導体膜５の領域は凹形状となる。このように、第１の半導体膜５の上層をエッチングすることにより、所望の膜厚のチャネル層（結晶シリコン薄膜４及び第１の半導体膜５）を形成することができる。
その後、図示しないが、ソース電極８Ｓ及びドレイン電極８Ｄ上のレジストを除去して洗浄する。このようにして、本発明の実施の形態に係る薄膜トランジスタ装置１０を製造することができる。
なお、本実施の形態に係る製造方法において、第１の半導体膜５Ｍと第２の半導体膜６Ｍとは、同一の真空装置内で連続成膜することによって形成したが、第１の半導体膜５Ｍと第２の半導体膜６Ｍとを別々の工程において異なる成膜条件によって、別々に成膜しても構わない。これにより、第１の半導体膜５及び第２の半導体膜６の素子間のばらつきを抑制することができ、大型パネルに適した薄膜トランジスタ装置を実現することができる。
また、本実施の形態に係る製造方法において、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６は、同一工程で同時にエッチングすることによってパターン形成したが、結晶シリコン薄膜４のパターニングと、第１の半導体膜５及び第２の半導体膜６のパターニングとを別々の工程で行っても構わない。この場合、第１の半導体膜５及び第２の半導体膜６は、結晶シリコン薄膜４と同じ形状であってもよいし異なる形状であっても構わない。
また、本実施の形態に係る製造方法では、第１の半導体膜５Ｍ及び第２の半導体膜６Ｍを成膜する工程において、成膜条件を調整することによって、第１の半導体膜５及び第２の半導体膜６における電子親和力、結晶化率又はバンドギャップを変更して、コンダクションバンドの下端のエネルギー準位を調整したが、これに限らない。例えば、第１の半導体膜５及び第２の半導体膜６を成膜する工程において、シリコンを主成分とする第１の半導体膜５にカーボン等の不純物を含有させることによって、コンダクションバンドの下端のエネルギー準位を調整するように構成しても構わない。あるいは、バレンスバンドの上端のエネルギー準位を調整する場合は、第１の半導体膜５及び第２の半導体膜６を成膜する工程において、シリコンを主成分とする第１の半導体膜５にゲルマニウム等の不純物を含有させてもよい。なお、第１の半導体膜５にカーボンやゲルマニウム等の不純物を含有させる場合、第１の半導体膜５と第２の半導体膜６とを別々の工程で成膜することが好ましい。
次に、上記の実施の形態に係る薄膜トランジスタ装置１０を表示装置に適用した例について、図９を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
図９は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述の薄膜トランジスタ装置１０は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタ又は駆動トランジスタとして用いることができる。
図９に示すように、有機ＥＬ表示装置２０は、アクティブマトリクス基板（ＴＦＴアレイ基板）２１と、アクティブマトリクス基板２１においてマトリクス状に配置された複数の画素２２と、複数の画素２２のそれぞれに対応して形成された有機ＥＬ素子２３と、画素２２の行方向に沿って形成された複数のゲート線２７と、画素２２の列方向に沿って形成された複数のソース線２８と、ソース線２８と並行して形成された電源線２９（不図示）とを備える。有機ＥＬ素子２３は、アクティブマトリクス基板２１上に順次積層された、陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）を有する。なお、陽極２４は、実際には画素２２に対応して複数形成される。また、有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図１０を用いて説明する。図１０は、本発明の実施の形態に係る薄膜トランジスタ装置を用いた画素の回路構成を示す図である。
図１０に示すように、各画素２２は、直交するゲート線２７とソース線２８とによって区画されており、駆動トランジスタ３１と、スイッチングトランジスタ３２と、コンデンサ３３と、有機ＥＬ素子２３とを備える。駆動トランジスタ３１は、有機ＥＬ素子２３を駆動するトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。
駆動トランジスタ３１において、ゲート電極３１Ｇがスイッチングトランジスタ３２のドレイン電極３２Ｄに接続され、ソース電極３１Ｓが中継電極（不図示）を介して有機ＥＬ素子２３のアノードに接続され、ドレイン電極３１Ｄが電源線２９に接続される。
また、スイッチングトランジスタ３２において、ゲート電極３２Ｇは走査線２７に接続され、ソース電極３２Ｓは映像信号線２８に接続され、ドレイン電極３２Ｄはコンデンサ３３及び駆動トランジスタ３１のゲート電極３１Ｇに接続されている。
この構成において、ゲート線２７にゲート信号が入力されて、スイッチングトランジスタ３２をオン状態になると、ソース線２８を介して供給された映像信号電圧がコンデンサ３３に書き込まれる。そして、コンデンサ３３に書き込まれた映像信号電圧は、１フレーム期間を通じて保持される。この保持された映像信号電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子２３のアノードからカソードへと流れるて有機ＥＬ素子２３が発光する。これによりし、所定の画像を表示することができる。
なお、本実施の形態では、有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、本発明は、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。
以上、本発明に係る薄膜トランジスタ装置及びその製造方法について、実施の形態に基づいて説明したが、本発明に係る薄膜トランジスタ装置及びその製造方法は、上記の実施の形態に限定されるものではない。
例えば、上記の実施の形態において、第１の半導体膜５は、その結晶シリコン粒の結晶粒径が結晶シリコン薄膜４に向かうに従って漸次大きくなるように構成されているが、第１の半導体膜５に含まれる結晶粒（結晶シリコン粒）の密度が結晶シリコン薄膜４に向かって漸次大きくなるように構成しても構わない。この場合においても、第１の半導体膜５の厚み方向の結晶化率が結晶シリコン薄膜４に向かって漸次高くなる。
また、上記の実施の形態では、ソース電極８Ｓ及びドレイン電極８Ｄは、結晶シリコン薄膜４、第１の半導体膜５及び第２の半導体膜６を含む積層膜をパターニングした後に形成したが、この方法に限らない。例えば、第１の半導体膜５Ｍ、第２の半導体膜６Ｍ及びコンタクト層用膜７Ｍを成膜した後（図８Ｆ）に、続いてソースドレイン金属膜８Ｍを形成してから、第１の半導体膜５、第２の半導体膜６、コンタクト層用膜７Ｍ及びソースドレイン金属膜８Ｍを含む積層膜を所定形状にパターニングし、その後、ソースドレイン金属膜８Ｍをソース電極８Ｓとドレイン電極８Ｄとに分離形成するようにしても良い。この場合、積層膜のパターニングマスクとしてはハーフトーンマスクもしくはグレートーンマスクを使用することで露光回数を１回減らすことが可能となり、プロセスを簡略化することができる。なお、このように形成することで、図１１に示すような構成の薄膜トランジスタ装置１１を得ることができる。
また、上記の実施の形態において、第１の半導体膜５の上部がエッチングされている場合について説明したが、第１の半導体膜５の上部がエッチングされずに第２の半導体膜６の上部でエッチングが止まっていてもよい。この場合、薄膜トランジスタ装置のバックチャネルに高抵抗の膜が残るので、オフ電流を低減することができる。
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
本発明に係る薄膜トランジスタ装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置又はその他様々な電気機器に広く利用することができる。
１ 基板
２、３１Ｇ、３２Ｇ ゲート電極
３ ゲート絶縁膜
４、４Ｍ 結晶シリコン薄膜
５、５Ｍ 第１の半導体膜
６、６Ｍ、６Ｍ１ 第２の半導体膜
６Ａ 半導体膜
７ コンタクト層
７Ｍ、７Ｍ１ コンタクト層用膜
８Ｓ、３１Ｓ、３２Ｓ ソース電極
８Ｄ、３１Ｄ、３２Ｄ ドレイン電極
８Ｍ ソースドレイン金属膜
１０、１０Ａ、１１ 薄膜トランジスタ装置
２０ 有機ＥＬ表示装置
２１ アクティブマトリクス基板
２２ 画素
２３ 有機ＥＬ素子
２４ 陽極
２５ 有機ＥＬ層
２６ 陰極
２７ ゲート線
２８ ソース線
２９ 電源線
３１ 駆動トランジスタ
３２ スイッチングトランジスタ
３３ コンデンサ

Claims (23)

  1. 基板上に形成されたゲート電極と、
    前記ゲート電極上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された結晶シリコン薄膜と、
    前記結晶シリコン薄膜上に形成された第１の半導体膜と、
    前記第１の半導体膜上に形成された一対の第２の半導体膜と、
    前記一対の第２の半導体膜の一方の上方に形成されたソース電極と、
    前記一対の第２の半導体膜の他方の上方に形成されたドレイン電極と、を具備し、
    前記第１の半導体膜は、前記結晶シリコン薄膜と接しており、
    前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、
    ＥＣＰ＜ＥＣ１であり、かつ、
    前記結晶シリコン薄膜のコンダクションバンドの下端のエネルギー準位ＥＣＰと前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位ＥＣ１とは、前記結晶シリコン薄膜と前記第１の半導体膜との接合部分でスパイクが発生しないように、コンダクションバンドの下端のエネルギー準位が調整されている、
    薄膜トランジスタ装置。
  2. 前記第１の半導体膜と前記第２の半導体膜とは、電子親和力が異なる、
    請求項１に記載の薄膜トランジスタ装置。
  3. 前記第１の半導体膜の電子親和力は、前記第２の半導体膜の電子親和力よりも大きい、
    請求項２に記載の薄膜トランジスタ装置。
  4. 前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、バンドギャップが異なる、
    請求項１〜３のいずれか１項に記載の薄膜トランジスタ装置。
  5. 前記第１の半導体膜のバンドギャップは、前記第２の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近い、
    請求項４に記載の薄膜トランジスタ装置。
  6. 前記第１の半導体膜及び前記第２の半導体膜は、アモルファスシリコン膜である、
    請求項１〜５のいずれか１項に記載の薄膜トランジスタ装置。
  7. 前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、それぞれの半導体膜の結晶化率が異なる、
    請求項１に記載の薄膜トランジスタ装置。
  8. 前記第１の半導体膜の結晶化率は、前記第２の半導体膜の結晶化率よりも大きい、
    請求項７に記載の薄膜トランジスタ装置。
  9. 前記第１の半導体膜から前記結晶シリコン薄膜にわたって、前記第１の半導体膜及び前記結晶シリコン薄膜のコンダクションバンドに障壁がない、
    請求項１に記載の薄膜トランジスタ装置。
  10. 前記第１の半導体膜は、カーボン及びゲルマニウムのいずれかを含む、
    請求項１に記載の薄膜トランジスタ装置。
  11. 前記ソース電極と前記ドレイン電極との間に対応する前記第１の半導体膜の領域は、凹形状である、
    請求項１〜１０のいずれか１項に記載の薄膜トランジスタ装置。
  12. 基板を準備する第１工程と、
    前記基板上にゲート電極を形成する第２工程と、
    前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
    前記ゲート絶縁膜上に結晶シリコン薄膜を形成する第４工程と、
    前記結晶シリコン薄膜上に、第１の半導体膜と第２の半導体膜とコンタクト層を含む積層膜を形成する第５工程と、
    前記結晶シリコン薄膜、前記第１の半導体膜、前記第２の半導体膜及び前記コンタクト層を所定形状にパターニングする第６工程と、
    前記第２の半導体膜の上にソース電極及びドレイン電極を形成する第７工程と、を含み、
    前記第５工程において、
    前記第１の半導体膜は前記結晶シリコン薄膜と接して形成され、
    前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、
    ＥＣＰ＜ＥＣ１であり、かつ、
    前記結晶シリコン薄膜のコンダクションバンドの下端のエネルギー準位ＥＣＰと前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位ＥＣ１とは、前記結晶シリコン薄膜と前記第１の半導体膜との接合部分でスパイクが発生しないように前記第１の半導体膜と前記第２の半導体膜とを形成する、
    薄膜トランジスタ装置の製造方法。
  13. 前記第５工程において、前記第１の半導体膜と前記第２の半導体膜との電子親和力が異なるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
    請求項１２に記載の薄膜トランジスタ装置の製造方法。
  14. 前記第５工程において、前記第１の半導体膜の電子親和力が前記第２の半導体膜の電子親和力よりも大きくなるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
    請求項１３に記載の薄膜トランジスタ装置の製造方法。
  15. 前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、
    前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とはバンドギャップが異なるように形成される、
    請求項１２〜１４のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
  16. 前記第５工程において、前記第１の半導体膜のバンドギャップが、前記第２の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近くなるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
    請求項１５に記載の薄膜トランジスタ装置の製造方法。
  17. 前記第５工程において、前記第１の半導体膜及び前記第２の半導体膜は、アモルファスシリコン膜によって形成される、
    請求項１２〜１６のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
  18. 前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、
    前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とは結晶化率が異なるように形成される、
    請求項１２に記載の薄膜トランジスタ装置の製造方法。
  19. 前記第５工程において、前記第１の半導体膜の結晶化率が前記第２の半導体膜の結晶化率よりも大きくなるように、前記第１の半導体膜と前記第２の半導体膜とを形成する、
    請求項１８に記載の薄膜トランジスタ装置の製造方法。
  20. 前記第５工程において、前記第１の半導体膜に、カーボン及びゲルマニウムのいずれかを含有させる、
    請求項１２に記載の薄膜トランジスタ装置の製造方法。
  21. 前記第５工程において、前記第１の半導体膜と前記第２の半導体膜とを同一の真空装置内で連続して成膜する、
    請求項１２〜２０のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
  22. 前記第７工程の後に、前記ソース電極と前記ドレイン電極との間に対応する前記コンタクト層及び前記第２の半導体膜の上層の一部を除去する工程を含む、
    請求項１４〜２１のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
  23. 基板上に形成されたゲート電極と、
    前記ゲート電極上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された結晶シリコン薄膜と、
    前記結晶シリコン薄膜上に形成された第１の半導体膜と、
    前記第１の半導体膜上に形成された一対の第２の半導体膜と、
    前記一対の第２の半導体膜の一方の上方に形成されたソース電極と、
    前記一対の第２の半導体膜の他方の上方に形成されたドレイン電極と、を具備し、
    前記結晶シリコン薄膜及び前記第１の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ＥＣＰ、ＥＣ１とすると、
    ＥＣＰ＜ＥＣ１であり、
    前記第１の半導体膜と前記第２の半導体膜とは、シリコンを主成分とする半導体膜であり、
    前記第１の半導体膜の結晶化率は、前記第２の半導体膜の結晶化率よりも大きい、
    薄膜トランジスタ装置。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012117439A1 (ja) 2011-02-28 2012-09-07 パナソニック株式会社 薄膜半導体装置及びその製造方法
WO2013001579A1 (ja) * 2011-06-30 2013-01-03 パナソニック株式会社 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
WO2013072966A1 (ja) 2011-11-17 2013-05-23 パナソニック株式会社 薄膜半導体装置及びその製造方法
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
CN102790056B (zh) * 2012-08-13 2014-12-10 京东方科技集团股份有限公司 阵列基板及其制作方法、goa单元制作方法及显示装置
US9761732B2 (en) 2015-02-25 2017-09-12 Snaptrack Inc. Tunnel thin film transistor with hetero-junction structure
CN105575893A (zh) * 2016-01-05 2016-05-11 京东方科技集团股份有限公司 显示基板及其制作方法和显示装置
US10964811B2 (en) 2019-08-09 2021-03-30 Micron Technology, Inc. Transistor and methods of forming transistors
US11417730B2 (en) 2019-08-09 2022-08-16 Micron Technology, Inc. Vertical transistors with channel region having vertically elongated crystal grains that individually are directly against both of the top and bottom source/drain regions
US11024736B2 (en) * 2019-08-09 2021-06-01 Micron Technology, Inc. Transistor and methods of forming integrated circuitry
US11637175B2 (en) 2020-12-09 2023-04-25 Micron Technology, Inc. Vertical transistors

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02302044A (ja) * 1989-05-16 1990-12-14 Fujitsu Ltd 半導体装置の製造方法
JPH10247727A (ja) * 1997-03-05 1998-09-14 Matsushita Electric Ind Co Ltd 電界効果型トランジスタ
JPH10270701A (ja) 1997-03-27 1998-10-09 Advanced Display:Kk 薄膜トランジスタおよびその製法
JP4101340B2 (ja) * 1997-12-12 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001217424A (ja) * 2000-02-03 2001-08-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた液晶表示装置
US7345327B2 (en) * 2000-11-27 2008-03-18 Kopin Corporation Bipolar transistor
US6847060B2 (en) * 2000-11-27 2005-01-25 Kopin Corporation Bipolar transistor with graded base layer
JP2004521485A (ja) * 2000-11-27 2004-07-15 コピン コーポレーション 格子整合されたベース層を有するバイポーラトランジスタ
CN100448024C (zh) * 2002-04-05 2008-12-31 科比恩公司 有分级基极层的双极晶体管
JP2005322845A (ja) * 2004-05-11 2005-11-17 Sekisui Chem Co Ltd 半導体デバイスと、その製造装置、および製造方法
US7462892B2 (en) * 2005-07-26 2008-12-09 Sony Corporation Semiconductor device
JP2008124392A (ja) 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
KR101452204B1 (ko) 2007-11-05 2014-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치
US8314765B2 (en) * 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
US8283667B2 (en) * 2008-09-05 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JP5495775B2 (ja) * 2009-03-27 2014-05-21 株式会社半導体エネルギー研究所 半導体装置
WO2011152018A1 (ja) 2010-06-04 2011-12-08 パナソニック株式会社 薄膜トランジスタ基板の製造方法
WO2012172617A1 (ja) 2011-06-17 2012-12-20 パナソニック株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法

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