JPH02302044A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH02302044A
JPH02302044A JP1122451A JP12245189A JPH02302044A JP H02302044 A JPH02302044 A JP H02302044A JP 1122451 A JP1122451 A JP 1122451A JP 12245189 A JP12245189 A JP 12245189A JP H02302044 A JPH02302044 A JP H02302044A
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film
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groove
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体装置の製造方法、特に、ＳＯＸ膜に電界効果トラ
ンジスタを形成する場合の方法に関し、ＳＯＸ膜を製造
に手頃な１μｍ程度の厚さにしながら、ドレイン電圧−
電流特性にキンク現象が現れないようにさせることを目
的とし、基板の絶縁層上の半導体膜をパターニングして
島状にする工程と、該絶縁層を咳島状半導体膜の両脇中
央部からエツチングして、核島状半導体膜下に延在して
該両脇から相互に連通または接近する溝を形成する工程
と、該島状半導体膜の該溝部分を含む露出表面に絶縁膜
を形成する工程と、該溝を埋めて全面を覆う導電体膜を
堆積しそれをパターニングして、咳島状半導体膜上を液
溝に対向して過り液溝を埋めた部分が一体どなるゲート
電極を形成する工程とを含んで、電界効果トランジスタ
を形成するように構成し、また、上記島状半導体膜を形
成する工程と、上記溝を形成する工程と、該島状半導体
膜の該溝部分を含む露出表面に第１絶縁膜を形成する工
程と、液溝を埋めてなる導電体の電極を形成する工程と
、第１絶縁膜の露出部分を除去し、該島状半導体膜及び
該電極の露出表面に該電極上のコンタクト窓を有する第
２絶縁膜を形成する工程と、該コンタクト窓を埋めて全
面を覆う導電体膜を堆積しそれをパターニングして、該
島状半導体膜上を該電極に対向して過り該電極が導通し
たゲート電極を形成する工程とを含んで、電界効果トラ
ンジスタを形成するように構成する。
（産業上の利用分野〕 本発明は、半導体装置の製造方法に係り、特に、ＳＯＸ
膜に電界効果トランジスタを形成する場合の方法に関す
る。
Ｓ　ＯＴ　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏ
ｒまたはＳｅｍ　ｉ　−ｃｏｎｄｕｃｔｏｒ　Ｏｎ　Ｉ
ｎ５ｕｌａｔｏｒ）膜に半導体素子を形成することは、
素子の分離性を良くし、また素子の積層化を可能にさせ
るものである。
そしてその素子が電界効果トランジスタ（ＦＥＴ）であ
る場合には、ＳＯＸ膜に起因する特性上の問題を解決す
ることが望まれる。
〔従来の技術］ 第３図はＳＯＸ膜に従来方法で形成されたＦＥＴ０側断
面図である。
同図において、２は基板１上の絶縁層、３は絶縁層２上
の島状半導体膜（島状Ｓ　０１膜）でＦＥＴとなるもの
、４は島状半導体膜３を覆っているゲート絶縁膜、５は
ゲート絶縁膜４上のゲート電極、６は島状半導体膜３内
に形成したソース／ドレイン令頁域、７はゲート電極５
表面の絶縁膜、８は眉間絶縁膜、９はメタル配線、であ
る。
このＦＥＴの形成は、絶縁層２上の半導体膜（ＳＯＸ膜
）をパターニングして島状半導体膜３にし、その表面に
ゲート絶縁膜４を形成した後、全面にゲート電極用の膜
を堆積しそれをパターニングしてゲート電極５を形成し
、絶縁膜７形成の前または後にイオン注入してソース／
ドレイン領域６を形成することを主たる工程にしている
。
〔発明が解決しようとする課題］ しかしながらこのように形成されたＦＥＴは５、島状半
導体膜３の厚さを製造に手頃な１μｍ程度にすると、第
４図に示すように、ドレイン電圧−電流特性にキンク現
象（ドレイン電流が途中から急激に増加する現象）が現
れ、交流動作においてオーバシュートが生じて回路動作
を不安定にさせる問題がある。
このキンク現象は、島状半導体膜３の厚さを上記１μ慣
程度よりも大幅に薄く例えば０．１μｍ程度にすれば現
れないことが知られている。しかし１、島状半導体膜３
を０．１μｍ程度の厚さにすることは、その厚さのＳＯ
Ｘ膜の形成が極めて困難であることから、ＦＥＴを高価
なものにさせる。
そこで本発明は、半導体装置の製造方法、特に、ＳＯＸ
膜にＦＥＴを形成する場合の方法において、ＳＯＸ膜を
製造に手頃な１μｍ程度の厚さにしながら、ドレイン電
圧−電流特性にキンク現象が現れないようにさせること
を目的とする。
〔課題を解決するための手段］ 上記目的は、基板の絶縁層上の半導体膜（Ｓ。
Ｉ膜）をパターニングして島状にする工程と、該絶縁層
を核晶状半導体膜の両脇中央部からエツチングして、核
晶状半導体膜下に延在して該両脇から相互に連通または
接近する溝を形成する工程と、該島状半導体膜の該溝部
分を含む露出表面に絶縁膜を形成する工程と、液溝を埋
めて全面を覆う導電体膜を堆積しそれをパターニングし
て、核晶状半導体膜上を液溝に対向して過り液溝を埋め
た部分が一体となるゲート電極を形成する工程とを含ん
で、ＦＥＴを形成する本発明の製造方法によって達成さ
れ、 また、基板の絶縁層上の半導体膜をパターニングして島
状にする工程と、該絶縁層を核晶状半導体膜の両脇中央
部からエツチングして、核晶状半導体膜下に延在して該
両脇から相互に連通または接近する溝を形成する工程と
、該島状半導体膜の該溝部分を含む露出表面に第１絶縁
膜を形成する工程と、液溝を埋めてなる導電体の電極を
形成する工程と、第１絶縁膜の露出部分を除去し、該島
状半導体膜及び該電極の露出表面に該電極上のコンタク
ト窓を有する第２絶縁膜を形成する工程と、該コンタク
ト窓を埋めて全面を覆う導電体膜を堆積しそれをパター
ニングして、該島状半導体膜上を該電極に対向して過り
該電極が導通したゲート電極を形成する工程とを含んで
、ＦＥＴを形成する本発明の製造方法によって達成され
る。
〔作　用〕
第３図のＦＥＴに現れるキンク現象は、ゲート電極５下
における島状半導体膜３の絶縁層２との界面近傍が空乏
化されないために生ずるものと考えられる。
これに対して本発明によれば、島状半導体膜の厚さを製
造に手頃な１μ隋程度にしても、島状半導体膜上のゲー
ト電極に繋がって上記溝を埋めている電極（本発明の前
者では溝を埋めた部分）が配置されるので、形成された
Ｆ１３・Ｔは、上記界面近傍を確実に空乏化して、キン
ク現象が現れないようになる。
〔実施例〕
以下本発明の二つの実施例についてそれぞれを示す第１
図及び第２図を用いて説明する。第１図（Ａａ）〜（Ｅ
ｃ）は第１実施例の工程を示す平面図と側断面図、第２
図（＾ａ）〜（Ｆｃ）は第２実施例の工程を示す平面図
と側断面図で、（）内の大文字は工程の区分、ａは平面
図、ｂまたはＣは側断面図であり、全図を通し同一符号
は同一機能対象物を示す。
第１実施例を示す第１図において、先ず（Ａａ）（Ａｂ
）　（Ａｃ）を参照して、Ｓｉ基板ｌの５ｉ０２絶縁層
２上のＳｉ半導体膜（ｓｏｒ膜）をパターニングして島
状半導体膜３を形成する。絶縁層２は厚さが　２μｌ、
島状半導体膜３は厚さが１μｍでゲート幅方向く幅の狭
い方）の寸法が１μＭである。
次いで（Ｂａ）　（Ｂｂ）　（Ｂｃ）を参照して、エツ
チング窓２１を設けたレジスト膜２２をマスクにし弗酸
により絶縁層２を島状半導体膜３の両脇中央部からエツ
チングして、サイドエッチにより島状半導体膜３下に延
在し上記両脇から相互に連通ずる深さ約０．５　μ鶴の
溝１１を形成する。窓２１はゲート長方向の寸法が１ａ
ｌｌであり、溝１１は幅が約２μｍとなる。
次いで（Ｃａ）　（Ｃｂ）　（Ｃｃ）を参照して、ドラ
イ酸化により島状半導体膜３の溝１１部分を含む露出表
面に厚さ３００人のＳｉＯ□膜を形成し、これをゲート
絶縁膜４とする。
次いで（Ｄａ）　（Ｄｂ）　（Ｄｃ）を参照して、溝１
１を埋めて全面を覆う厚さ０．７μ哨のポリＳｔからな
る導電体膜を堆積しそれをパターニングして、島状半導
体膜３上を溝１１に対向して過り溝１１を埋めた部分が
一体となるゲート長２μｍのゲート電極１２を形成する
。導電体膜の厚さを０．７μｍにするのは、溝１１を埋
めて全面を覆い得るようにするためである。
上記堆積はＣＶＤによって行い、導電性を付与する不純
物ドープは堆積時にまたはパターニング前のイオン注入
で行う。
次いで（Ｅａ）　（Ｅｂ）　（Ｅｃ）を参照して、イオ
ン注入によるソース／ドレイン領域６の形成、ドライ酸
化によるＳｉ０ｇ絶縁膜７（厚さ５００人）の形成を行
い、更に、ＰＳＧ層間絶縁膜８やメタル配線９を形成し
てＦＥＴを完成する。
このＦＥＴは、その特性を確認したところ、先に述べた
キンク現象が現れず、交流動作においてオーバシュート
が生じていない。
次に、第２実施例を示す第２図において、先ずく＾ａ）
　（Ａｂ）　（Ａｃ）を参照して、第１実施例の場合と
同様にして、島状半導体膜３及び溝Ｕを形成する。
絶縁石２は厚さが１　ｕｍ　、島状半導体膜３は厚さが
１／７ｍでゲート幅方向の寸法が２μｍである。
また、エツチング窓２１はゲート長方向の寸法が１μｍ
であり、溝１１は、エツチング深さを１μｍにして島状
半導体膜３の両脇から相互に連通し、幅が約３μｍであ
る。絶縁層２の厚さが１μｍであるために、溝１１の底
面には基Ｆｊ、ｌが露出する。
次いで（Ｂａ）　（Ｂｂ）　（Ｂｃ）を参照して、ドラ
イ酸化により島状半導体膜３の溝１１部分を含む露出表
面に厚さ３００人のＳｉ０ｇ絶縁膜１３（前記第１絶縁
膜）を、また同時に、基板１の露出面（溝１１の底面）
にＳｉｎ、絶縁膜３１を形成する。
次いで（Ｃａ）　（Ｃｂ）　（Ｃｃ）を参照して、溝１
１を埋めて全面を覆い島状半導体Ｂ’１３両脇の溝１１
部上の表面がほぼ平坦になるように厚さ約２μｍのポリ
Ｓｔからなる導電体膜を堆積し、それを溝ｌｌ内の部分
以外が除去されるまでエッチバックして、溝１１を埋め
てなる電極１４を形成する。この電極１４は、溝１１形
成の際に基板１を露出させたにもかかわらず、絶縁膜３
１の配置により基板ｌに導通することがない、上記堆積
はＣＶＤによって行い、導電性を付与する不純物ドープ
は堆積時にまたはエッチバック前のイオン注入で行う。
次いで（Ｄａ）　（Ｄｂ）　（Ｄｃ）を参照して、絶縁
膜１３の露出部分を除去した後、ドライ酸化により島状
半導体膜３及び電極１４の露出表面に厚さ３００人の５
ｉｎ２膜を形成し、島状半導体膜３上の部分をゲート絶
縁膜４とする。更に、電極１４上にエツチング窓２３を
設けたレジスト膜２４をマスクにし弗酸により上記Ｓｔ
０．膜の電極１４上部分をエツチングして、電極１４に
対するコンタクト窓１５を形成する。この工程が前記第
２絶縁膜の形成である。
次いで（Ｅ’ａ）　（Ｈｂ）　ｆＨｃ）を参照して、コ
ンタクト窓１５を埋めて全面を覆う厚さ０．４μｍのポ
リＳｉからなる導電体膜を堆積しそれをパターニングし
て、島状半導体ｌ！！３上を電極１４に対向して過り絶
縁１４が導通するゲート長３μｍのゲート電極１６を形
成する。上記堆積はＣＶＤによって行い、導電性を付与
する不純物ドープは堆積時にまたはパターニング前のイ
オン注入で行う。
次いで（Ｐａ）　（Ｆｂ）　（ＦＣ）を参照して、イオ
ン注入によるソース／ドレイン領域６の形成、ドライ酸
化によるＳｉ０ｇ絶縁膜７（厚さ５００人）の形成を行
い、更に、ＰＳＧ層間絶縁膜８やメタル配線９を形成し
てＦＥＴを完成する。
このＦＥＴも、その特性を確認したところ、第１実施例
のＦＥＴと同様に、先に述べたキンク現象が現れず、交
流動作においてオーバシュートが生じていない。
この第２実施例は、第１実施例のゲート電極１２に相当
する部分を電極１４とゲー“ト電極１６に別けて形成す
るために、第１実施例よりも工程が複雑になる難点があ
るが、ゲート電極１６の島状半導体膜３上の厚さをゲー
ト電極１２のそれよりも薄くすることができて、第１実
施例よりも表面凹凸の段差を小さくなし得る利点がある
。
上記第１及び第２実施例において、キンク現象が現れな
いのは、先に述べたように島状半導体膜３の下に溝１１
を埋めた電極が配置されて、島状半導体膜３の絶縁層２
との界面近傍が空乏化するためである。そして一般に空
乏化は縦方向のみならず横方向にも広がることから、溝
１１は、島状半導体膜３の両脇から相互に連通ずるに至
らず、中央部に上記横方向の空乏化がカバーし得る若干
の間隙を残した２分形態にしても良い。このようにする
ことは、溝１１形成のサイドエッチが少なくなりゲート
長を短（なし得る利点がある。
なお、第２実施例では溝１１の形成の際に底面に基板１
を露出させたが、この露出は、絶縁層２の厚さと溝１１
の深さとの兼ね合いによるものであり第２実施例特有の
ものではない。
〔発明の効果］ 以上説明したように本発明の構成によれば、半導体装置
の製造方法、特に、ＳＯＴ膜にＦＥＴを形成する場合の
方法において、Ｓｏｌ膜を製造に手頃な１μ慨程度の厚
さにしながら、ドレイン電圧−電流特性にキンク現象が
現れないようにさせることが可能となり、当該半導体装
置における交流動作のオーバシュートによる回路動作の
不安定化を解消させる効果がある。
【図面の簡単な説明】
第１図（Ａａ）〜（Ｅｃ）は第１実施例の工程を示す平
面図と側断面図、 第２図（Ａａ）〜（Ｆｃ）は第２実施例の工程を示す平
面図と側断面図、 第３図は従来方法で形成されたＦＥＴ０側断面図、 第４図は第３図のＦＥＴのドレイン電圧−電流特性図、 である。 図において、 １　は基牟反、 ２は絶縁層、 ３は島状半導体膜、 ４はゲート絶縁膜、 ５．１２．１６はゲート電極、 ６はソース／ドレイン領域、 １１は溝、 １３は絶縁膜、 １４は電極、 １５はコンタクト窓 である。 第　１　図（々の１） 第１実施例の工程Ｅ示Ｔ平面図と側ｉ！ｆｉ面図竿　１
　図　（＋０２） 第　２　図（＋の１） 第　２　図　（その２）

Claims (2)

    【特許請求の範囲】
  1. （１）基板の絶縁層上の半導体膜をパターニングして島
    状にする工程と、 該絶縁層を該島状半導体膜の両脇中央部からエッチング
    して、該島状半導体膜下に延在して該両脇から相互に連
    通または接近する溝を形成する工程と、 該島状半導体膜の該溝部分を含む露出表面に絶縁膜を形
    成する工程と、 該溝を埋めて全面を覆う導電体膜を堆積しそれをパター
    ニングして、該島状半導体膜上を該溝に対向して過り該
    溝を埋めた部分が一体となるゲート電極を形成する工程
    とを含んで、 電界効果トランジスタを形成することを特徴とする半導
    体装置の製造方法。
  2. （２）基板の絶縁層上の半導体膜をパターニングして島
    状にする工程と、 該絶縁層を該島状半導体膜の両脇中央部からエッチング
    して、該島状半導体膜下に延在して該両脇から相互に連
    通または接近する溝を形成する工程と、 該島状半導体膜の該溝部分を含む露出表面に第１絶縁膜
    を形成する工程と、 該溝を埋めてなる導電体の電極を形成する工程と、 第１絶縁膜の露出部分を除去し、該島状半導体膜及び該
    電極の露出表面に該電極上のコンタクト窓を有する第２
    絶縁膜を形成する工程と、 該コンタクト窓を埋めて全面を覆う導電体膜を堆積しそ
    れをパターニングして、該島状半導体膜上を該電極に対
    向して過り該電極が導通したゲート電極を形成する工程
    とを含んで、 電界効果トランジスタを形成することを特徴とする半導
    体装置の製造方法。
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