JPH08139274A

JPH08139274A - 半導体装置

Info

Publication number: JPH08139274A
Application number: JP30296794A
Authority: JP
Inventors: Yoshikazu Arakawa; 義和荒川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-11-11
Filing date: 1994-11-11
Publication date: 1996-05-31

Abstract

(57)【要約】【目的】抵抗素子としての拡散層の濃度分布のばらつ
きを少なくして、抵抗素子の抵抗値のばらつきを少なく
する。【構成】抵抗素子２４としての拡散層１６上をトラン
ジスタのゲート電極と同一層の多結晶Ｓｉ膜２１が覆っ
ている。このため、トランジスタのゲート電極に側壁を
形成するためのエッチング時に拡散層１６がエッチング
されず、ウェハ間及びウェハ面内におけるエッチング量
にばらつきがあっても、抵抗素子２４としての拡散層１
６の濃度分布はばらつきが少ない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願の発明は、抵抗素子としての
拡散層を有する半導体装置に関するものである。

【０００２】

【従来の技術】図４は、Ｐチャネルトランジスタと抵抗
素子であるＰ^-型の拡散層とを有する半導体装置の第１
従来例の製造方法を示している。この第１従来例を製造
するためには、図４（ａ）に示す様に、Ｓｉ基板１１の
表面に素子活性領域のパターンのＳｉＮ膜１２をまず形
成する。そして、図４（ｂ）に示す様に、このＳｉＮ膜
１２をマスクにした酸化で、素子分離領域のパターンの
ＳｉＯ₂膜１３を形成した後、ＳｉＮ膜１２を除去す
る。

【０００３】次に、図４（ｃ）に示す様に、抵抗素子と
してのＰ^-型の拡散層を形成すべき領域以外の領域をレ
ジスト１４で覆い、このレジスト１４をマスクにしてＳ
ｉ基板１１にＢ⁺１５をイオン注入して、図４（ｄ）に
示す様に、Ｐ^-型の拡散層１６を形成する。そして、レ
ジスト１４を除去し、ＳｉＯ₂膜１７及び多結晶Ｓｉ膜
２１で夫々ゲート酸化膜及びゲート電極を形成した後、
側壁を形成するためのＳｉＯ₂膜２２をＣＶＤ法で全面
に堆積させる。

【０００４】その後、図４（ｅ）に示す様に、ＳｉＯ₂
膜２２の全面に対するＲＩＥを行って、ＳｉＯ₂膜２２
から成る側壁を多結晶Ｓｉ膜２１の側面に形成する。そ
して、抵抗素子に対する電極のコンタクト部としてのＰ
⁺型の拡散層（図示せず）を拡散層１６の両端部に形成
し、更に従来公知の工程を実行して、トランジスタ２３
と抵抗素子２４とを形成する。

【０００５】図５は、Ｐチャネルトランジスタと抵抗素
子であるＰ^-型の拡散層とを有する半導体装置の第２従
来例の製造方法を示している。この第２従来例を製造す
るためには、図５（ａ）に示す様に、Ｓｉ基板１１の表
面に素子活性領域のパターンのＳｉＮ膜１２をまず形成
するが、抵抗素子を形成すべき領域では、コンタクト部
としてのＰ⁺型の拡散層（図示せず）を形成する部分を
除いて、ＳｉＮ膜１２を除去する。

【０００６】その後、ＳｉＮ膜１２をマスクにしてＳｉ
基板１１にＢ⁺１５をイオン注入して、図５（ｂ）に示
す様に、Ｐ^-型の拡散層１６を形成する。そして、Ｓｉ
Ｎ膜１２をマスクにした酸化でＳｉＯ₂膜１３を形成し
た後、ＳｉＮ膜１２の全体を除去する。従って、拡散層
１６はＳｉＯ₂膜１３下に形成される。その後は、図５
（ｃ）（ｄ）に示す様に、上述の第１従来例を製造する
場合と同様の工程を実行して、トランジスタ２３と抵抗
素子２４とを形成する。

【０００７】以上の様にして製造した第１及び第２従来
例の何れにおいても、Ｐ⁺型の拡散層間の距離とＰ^-型
の拡散層１６の濃度とによって、抵抗素子２４における
所望の抵抗値を得ていた。

【０００８】

【発明が解決しようとする課題】ところが、上述の第１
従来例では、図４（ｅ）からも明らかな様に、ＳｉＯ₂
膜２２から成る側壁を形成する際のオーバエッチング２
５によって、拡散層１６の表面も若干エッチングされ
る。そして、このエッチング量にはウェハ間及びウェハ
面内でばらつきがあるので、拡散層１６の濃度分布もば
らついて、抵抗素子２４の抵抗値がばらついていた。実
際の測定では、ウェハ面内における抵抗値の３σの値
が、イオン注入装置のドーズ量のばらつきも含めて、約
８％であった。

【０００９】一方、上述の第２従来例では、図５（ｄ）
からも明らかな様に、オーバエッチング２５によっては
拡散層１６の表面はエッチングされない。しかし、Ｓｉ
Ｏ₂膜１３を形成するための酸化時にＢ⁺１５がＳｉＯ
₂膜１３に偏析し、しかもＳｉＯ₂膜１３の膜厚にばら
つきが発生するので偏析の割合もばらつき、結局、この
第２従来例でも、抵抗素子２４の抵抗値がばらついてい
た。実際の測定では、ウェハ面内における抵抗値の３σ
の値が、イオン注入装置のドーズ量のばらつきも含め
て、約４０％であった。

【００１０】

【課題を解決するための手段】請求項１の半導体装置
は、抵抗素子２４としての拡散層１６上をゲート電極と
同一層の導電膜２１が覆っていることを特徴としてい
る。

【００１１】請求項２の半導体装置は、請求項１の半導
体装置において、前記導電膜２１が前記拡散層１６に電
気的に接続されていることを特徴としている。

【００１２】請求項３の半導体装置は、請求項２の半導
体装置において、前記拡散層１６における電位勾配の方
向の中央の領域に、前記導電膜２１が電気的に接続され
ていることを特徴としている。

【００１３】請求項４の半導体装置は、請求項２の半導
体装置において、前記拡散層１６がＰ型であり、この拡
散層１６のうちで最も電位が低い領域に前記導電膜２１
が電気的に接続されていることを特徴としている。

【００１４】請求項５の半導体装置は、請求項２の半導
体装置において、前記拡散層１６がＮ型であり、この拡
散層１６のうちで最も電位が高い領域に前記導電膜２１
が電気的に接続されていることを特徴としている。

【００１５】

【作用】請求項１の半導体装置では、抵抗素子２４とし
ての拡散層１６上をゲート電極と同一層の導電膜２１が
覆っているので、ゲート電極に側壁２２を形成するため
のエッチング時に拡散層１６がエッチングされない。こ
のため、ウェハ間及びウェハ面内におけるエッチング量
にばらつきがあっても、抵抗素子２４としての拡散層１
６の濃度分布はばらつきが少ない。

【００１６】請求項２の半導体装置では、抵抗素子２４
としての拡散層１６上を覆っている導電膜２１が浮遊状
態ではないので、拡散層１６と半導体基板１１との接合
部における空乏層の発生を抑制して、空乏層容量に起因
する抵抗素子２４の抵抗値の変動を抑制することができ
る。

【００１７】請求項３の半導体装置では、拡散層１６に
対する導電膜２１の接続領域が拡散層１６における電位
勾配の方向の両端部から等しい位置にあるので、これら
の両端部に印加される電位が反転しても、導電膜２１に
印加される電位は変動しない。このため、拡散層１６と
半導体基板１１との接合部における空乏層の発生を抑制
して、空乏層容量に起因する抵抗素子２４の抵抗値の変
動を抑制することができる。

【００１８】請求項４、５の半導体装置では、拡散層１
６における電位勾配の方向の両端部に印加される電位が
変動しない場合において、拡散層１６と半導体基板１１
との接合部における空乏層の発生を抑制して、空乏層容
量に起因する抵抗素子２４の抵抗値の変動を抑制するこ
とができる。

【００１９】

【実施例】以下、Ｐチャネルトランジスタと抵抗素子で
あるＰ^-型の拡散層とを有する半導体装置に適用した本
願の発明の第１〜第３実施例を、図１〜３を参照しなが
ら説明する。なお、図１〜３に示す第１〜第３実施例の
うちで、図４、５に示した第１及び第２従来例と対応す
る構成部分には、図４、５と同一の符号を付してある。

【００２０】図１が、第１実施例を示している。この第
１実施例でも、トランジスタ２３は上述の第１及び第２
従来例と同様の構成を有している。また、抵抗素子２４
としての拡散層１６がＳｉ基板１１の表面に設けられて
おり、電極のコンタクト部としてのＰ⁺型の拡散層２６
ａ、２６ｂが拡散層１６の両端部に設けられており、Ａ
ｌ膜２７ａ、２７ｂから成る電極が拡散層２６ａ、２６
ｂに夫々コンタクトしている点も、上述の第１従来例と
実質的に同様である。

【００２１】しかし、この第１実施例では、トランジス
タ２３のゲート酸化膜であるＳｉＯ₂膜１７と同時に形
成されたＳｉＯ₂膜１７と、トランジスタ２３のゲート
電極である多結晶Ｓｉ膜２１と同一層である多結晶Ｓｉ
膜２１とが、拡散層１６上に順次に積層されてこの拡散
層１６を覆っている。

【００２２】従って、この第１実施例では、ＳｉＯ₂膜
２２から成る側壁をトランジスタ２３に形成するための
オーバエッチング２５を行っても、拡散層１６はエッチ
ングされない。このため、拡散層１６の濃度分布のばら
つきが少なく、抵抗素子２４の抵抗値のばらつきも少な
い。実際の測定では、ウェハ面内における抵抗値の３σ
の値が、イオン注入装置のドーズ量のばらつきも含め
て、約３％しかなかった。

【００２３】図２が、第２実施例を示している。この第
２実施例は、拡散層２６ａ、２６ｂ同士の中央の領域に
Ｐ⁺型の拡散層２６ｃが設けられており、拡散層２６ｃ
上にはＳｉＯ₂膜１７及び多結晶Ｓｉ膜２１が設けられ
ていないが拡散層２６ｃの両側の多結晶Ｓｉ膜２１はＳ
ｉＯ₂膜１３上で連続しており、Ａｌ膜２７ｃを介して
多結晶Ｓｉ膜２１が拡散層２６ｃに接続されていること
を除いて、図１に示した第１実施例と実質的に同様の構
成を有している。

【００２４】ところで、図１に示した第１実施例では、
多結晶Ｓｉ膜２１は拡散層１６上を覆っているだけであ
って浮遊状態であるので、多結晶Ｓｉ膜２１の電位によ
っては、拡散層１６とＳｉ基板１１との接合部に空乏層
が発生して、空乏層容量のために抵抗素子２４の抵抗値
が所望の値から変動する場合が考えられる。

【００２５】しかし、図２に示した第２実施例では、多
結晶Ｓｉ膜２１がＡｌ膜２７ｃを介して拡散層２６ｃに
接続されていて浮遊状態ではない。しかも、拡散層２６
ｃが拡散層２６ａ、２６ｂ同士の中央の領域に設けられ
ているので、拡散層２６ｃの電位は拡散層２６ａ、２６
ｂの各々の電位の中間になる。

【００２６】このため、拡散層２６ａ、２６ｂの各々に
印加される電位が互いに反転しても、多結晶Ｓｉ膜２１
に印加される電位は変動しない。従って、拡散層１６と
Ｓｉ基板１１との接合部における空乏層の発生を抑制し
て、空乏層容量のために抵抗素子２４の抵抗値が所望の
値から変動することを抑制することができる。

【００２７】図３が、第３実施例を示している。この第
３実施例は、Ａｌ膜２７ａを介して多結晶Ｓｉ膜２１が
拡散層２６ａに接続されていることを除いて、図１に示
した第１実施例と実質的に同様の構成を有している。但
し、この第３実施例では、拡散層２６ａには常に相対的
な低電位が印加され、拡散層２６ｂには常に相対的な高
電位が印加され、これらの印加電位が互いに反転するこ
とはない。

【００２８】このため、多結晶Ｓｉ膜２１にも常に相対
的な低電位が印加され、従って、この第３実施例でも、
拡散層１６とＳｉ基板１１との接合部における空乏層の
発生を抑制して、空乏層容量のために抵抗素子２４の抵
抗値が所望の値から変動することを抑制することができ
る。

【００２９】なお、以上の第１〜第３実施例の何れも、
Ｐチャネルトランジスタと抵抗素子であるＰ^-型の拡散
層とを有する半導体装置に本願の発明を適用したもので
あるが、Ｎチャネルトランジスタと抵抗素子であるＮ^-
型の拡散層とを有する半導体装置等にも本願の発明を当
然に適用することができる。但し、その場合は、図３に
示した第３実施例では、常に相対的な高電位が印加され
る拡散層２６ｂに多結晶Ｓｉ膜２１を接続する。

【００３０】

【発明の効果】請求項１の半導体装置では、ウェハ間及
びウェハ面内におけるエッチング量にばらつきがあって
も、抵抗素子としての拡散層の濃度分布はばらつきが少
ないので、抵抗素子の抵抗値のばらつきが少ない。

【００３１】請求項２〜５の半導体装置では、拡散層と
半導体基板との接合部における空乏層の発生を抑制し
て、空乏層容量に起因する抵抗素子の抵抗値の変動を抑
制することができるので、抵抗素子の抵抗値のばらつき
が更に少ない。

【図面の簡単な説明】

【図１】本願の発明の第１実施例の側断面図である。

【図２】本願の発明の第２実施例を示しており、（ａ）
は平面図、（ｂ）は側断面図である。

【図３】本願の発明の第３実施例の側断面図である。

【図４】本願の発明の第１従来例の製造方法を工程順に
示す側断面図である。

【図５】本願の発明の第２従来例の製造方法を工程順に
示す側断面図である。

【符号の説明】

１６拡散層２１多結晶Ｓｉ膜２４抵抗素子

Claims

【特許請求の範囲】

【請求項１】抵抗素子としての拡散層上をゲート電極
と同一層の導電膜が覆っていることを特徴とする半導体
装置。
【請求項２】前記導電膜が前記拡散層に電気的に接続
されていることを特徴とする請求項１記載の半導体装
置。
【請求項３】前記拡散層における電位勾配の方向の中
央の領域に、前記導電膜が電気的に接続されていること
を特徴とする請求項２記載の半導体装置。
【請求項４】前記拡散層がＰ型であり、この拡散層の
うちで最も電位が低い領域に前記導電膜が電気的に接続
されていることを特徴とする請求項２記載の半導体装
置。
【請求項５】前記拡散層がＮ型であり、この拡散層の
うちで最も電位が高い領域に前記導電膜が電気的に接続
されていることを特徴とする請求項２記載の半導体装
置。