JPS59178773A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59178773A JPS59178773A JP5273283A JP5273283A JPS59178773A JP S59178773 A JPS59178773 A JP S59178773A JP 5273283 A JP5273283 A JP 5273283A JP 5273283 A JP5273283 A JP 5273283A JP S59178773 A JPS59178773 A JP S59178773A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＭＯＳ型半導体装置の製造方法に係わυ特に素
子分離領域上にｙ−ト電極がない半導体装置の製造方法
に関するものである。
子分離領域上にｙ−ト電極がない半導体装置の製造方法
に関するものである。
第１図（ａ）〜（Ｃ）は、従来のＭＯＳ型半導体装置の
製造工程をチャネル方向が示した断！面図である。これ
を用いて従来の製造方法を説明する。
製造工程をチャネル方向が示した断！面図である。これ
を用いて従来の製造方法を説明する。
まず第１図（ａ）に示す如く比抵抗５〜５０〔Ωｍｌ）
程度のＰ型（１００）シリコン基板１１を用意し、素子
分離領域に絶縁酸化膜１２を形成した後、素子形成領域
のシリコン基板を露出させる。次に同図［有］》に示す
様にゲート酸化膜１３を形成し、例えばゲート電極とな
るポリシリコン膜１４を全面に堆積し、次に通常の写真
飾刻工程によりレジスト膜１５を形成する。さらに同図
（ｃ） １２に示すようにレジスト膜１５をマスクにし
、ゲート電極となるポリシリコン１４をエツチングして
ゲート電極１６を形成する。これ以後周知の方法で、例
えばＭＯＳトランジスタを形成することになる。
程度のＰ型（１００）シリコン基板１１を用意し、素子
分離領域に絶縁酸化膜１２を形成した後、素子形成領域
のシリコン基板を露出させる。次に同図［有］》に示す
様にゲート酸化膜１３を形成し、例えばゲート電極とな
るポリシリコン膜１４を全面に堆積し、次に通常の写真
飾刻工程によりレジスト膜１５を形成する。さらに同図
（ｃ） １２に示すようにレジスト膜１５をマスクにし
、ゲート電極となるポリシリコン１４をエツチングして
ゲート電極１６を形成する。これ以後周知の方法で、例
えばＭＯＳトランジスタを形成することになる。
しかし、上述した従来方法にあっては次のような問題が
あ−た。先ず朱子分離形成後、素子領域表面を露出する
限に表面から汚染されその後形成するゲート酸化膜の耐
圧不良や、閾値の変動が起る。次に形成された素子分離
領域上に延びたゲート電極のために高集積化が困難とな
る。さらに同図（Ｃ）のように上記素子分離領域上に延
びたゲート電極のため（（、コーナ一部１７で電界集中
が起きこの部分の反転が容易と々シ寄生チャネルが発生
し易くなる。この寄生チャネルはＯＦＦ状態でのリーク
電流の要因となり、素子特性を劣化させる大きな要因と
なる。さらに剪た、コーナ一部１７での１ｉ−界集中に
より、ゲート酸化膜の絶縁耐圧が低下する問題もあった
。
あ−た。先ず朱子分離形成後、素子領域表面を露出する
限に表面から汚染されその後形成するゲート酸化膜の耐
圧不良や、閾値の変動が起る。次に形成された素子分離
領域上に延びたゲート電極のために高集積化が困難とな
る。さらに同図（Ｃ）のように上記素子分離領域上に延
びたゲート電極のため（（、コーナ一部１７で電界集中
が起きこの部分の反転が容易と々シ寄生チャネルが発生
し易くなる。この寄生チャネルはＯＦＦ状態でのリーク
電流の要因となり、素子特性を劣化させる大きな要因と
なる。さらに剪た、コーナ一部１７での１ｉ−界集中に
より、ゲート酸化膜の絶縁耐圧が低下する問題もあった
。
本発明は、」１記従来技術の問題点に鑑みなされたもの
で、ゲートの耐圧の向上と閾値の安定化を実現し、さら
に高集積化を可能とならしめ、かつ寄生チャネルの発生
を防止する事により素子特性の向上を可能とする半導体
装置の製造方法を提供することにある。
で、ゲートの耐圧の向上と閾値の安定化を実現し、さら
に高集積化を可能とならしめ、かつ寄生チャネルの発生
を防止する事により素子特性の向上を可能とする半導体
装置の製造方法を提供することにある。
本発明は、半導体基板に素子分離用絶縁膜を形成する前
に基板上にゲート酸化膜とゲート電極を形成し、少なく
ともゲート酸化膜とゲート電極をマスクとして基板をエ
ツチングし、素子分離領域に溝部形成し、ゲート電極表
面まで絶縁膜を埋め込むものである。
に基板上にゲート酸化膜とゲート電極を形成し、少なく
ともゲート酸化膜とゲート電極をマスクとして基板をエ
ツチングし、素子分離領域に溝部形成し、ゲート電極表
面まで絶縁膜を埋め込むものである。
本発明によれば素子分離領域に膜を形成する前に、ゲー
ト酸化膜とゲート酸化膜を形成するため従来技術のよう
に素子分離用絶縁膜を形成した後、素子領域のシリコン
基板を露出させゲート酸化膜を形成する工程が不要とな
る。そのため素子領域のシリコン基板表面が汚染される
事が々くな９、ゲート絶縁膜の耐圧が向上し、かつ閾値
の安定化が割れる。
ト酸化膜とゲート酸化膜を形成するため従来技術のよう
に素子分離用絶縁膜を形成した後、素子領域のシリコン
基板を露出させゲート酸化膜を形成する工程が不要とな
る。そのため素子領域のシリコン基板表面が汚染される
事が々くな９、ゲート絶縁膜の耐圧が向上し、かつ閾値
の安定化が割れる。
さらに、ゲート酸化膜が分離領域上に広がらないため分
離領域を微細化する事が可能になり、飛躍的々集積度の
向上が実現できる。さらに上記ＭＯＳトランジスタのチ
ャネル両端でのコーナ一部での電界集中も無くなシ、上
記寄生チャネルの発生を防止し、かつコーナ一部でのゲ
ートｆｆ化膜の耐圧向上も実現できる。更に溝が幅広で
あうでも幅が狭くても実現できる。
離領域を微細化する事が可能になり、飛躍的々集積度の
向上が実現できる。さらに上記ＭＯＳトランジスタのチ
ャネル両端でのコーナ一部での電界集中も無くなシ、上
記寄生チャネルの発生を防止し、かつコーナ一部でのゲ
ートｆｆ化膜の耐圧向上も実現できる。更に溝が幅広で
あうでも幅が狭くても実現できる。
第２図はＭＯＳ）ランジスタ製造工程を示すチャネル両
端からの断面図である。第２図（ａ）〜（Ｃ）に示す如
く、比抵抗５〜５０ΩａのＰ型（１００）シリコン基板
（半導体基板）２１を用意し、この基板に直接酸化膜（
ゲート膜）２２を例えば１００〔人〕を介して、次にポ
リシリコン（ゲート電極）２３を例えば２０００（Ｘ）
程度堆積し、マスクとなるレジスト膜（マスク材）３４
を塗布し、通常の写真飾刻工程を行なう事によりレジス
トマス７２４を形成する。次いで同図（ｂ）に示す如く
、上記マスク２４を用いシリコン基板２１を深さ０．６
〔μ島〕程度、例えば異方性ドライエツチングし、素子
分離領域に溝部２５を形成する。次にマスク２４を除去
後例えば０ＶＤ−８ｉ飢膜（素子分離用絶縁膜）２６を
、例えばゲート電極２３表面上からの溝部の深さと同程
度は堆積し、さらに例えばレジストのような流動性膜２
６′で平担化する。この時幅の広い溝部上にはレジメ）
２６’からなるスペーサーを設けて平担化を容易にす
る。（第２図Ｃ）次いで同図（ｄ）に示す如く、全面を
例えば異方性ドライエツチングし、上記流動性膜と少く
なくともによシ、同図（Ｃ）に示す如（ＣＶＤ−８１０
・膜を（絶縁膜）２６をゲート電極２３の表面まで溝部
２５に平担に埋め込む。続いてソース・ドレイン拡散層
（図示せず〕を形成することによりＭＯＳトランジスタ
が形成されることとなる。
端からの断面図である。第２図（ａ）〜（Ｃ）に示す如
く、比抵抗５〜５０ΩａのＰ型（１００）シリコン基板
（半導体基板）２１を用意し、この基板に直接酸化膜（
ゲート膜）２２を例えば１００〔人〕を介して、次にポ
リシリコン（ゲート電極）２３を例えば２０００（Ｘ）
程度堆積し、マスクとなるレジスト膜（マスク材）３４
を塗布し、通常の写真飾刻工程を行なう事によりレジス
トマス７２４を形成する。次いで同図（ｂ）に示す如く
、上記マスク２４を用いシリコン基板２１を深さ０．６
〔μ島〕程度、例えば異方性ドライエツチングし、素子
分離領域に溝部２５を形成する。次にマスク２４を除去
後例えば０ＶＤ−８ｉ飢膜（素子分離用絶縁膜）２６を
、例えばゲート電極２３表面上からの溝部の深さと同程
度は堆積し、さらに例えばレジストのような流動性膜２
６′で平担化する。この時幅の広い溝部上にはレジメ）
２６’からなるスペーサーを設けて平担化を容易にす
る。（第２図Ｃ）次いで同図（ｄ）に示す如く、全面を
例えば異方性ドライエツチングし、上記流動性膜と少く
なくともによシ、同図（Ｃ）に示す如（ＣＶＤ−８１０
・膜を（絶縁膜）２６をゲート電極２３の表面まで溝部
２５に平担に埋め込む。続いてソース・ドレイン拡散層
（図示せず〕を形成することによりＭＯＳトランジスタ
が形成されることとなる。
よって本実施例よれば、素子分離用絶縁膜２６を形成す
る前にゲート酸化膜２２とゲート電極２３を形成するた
め、従来技術（第１図）のように素子分離用絶縁膜１２
（同図）を形成した後、素子領域のシリコン基板表面を
露出する工程が不要とハ ト絶縁膜２２の耐圧が向上し、かつ閾値の安定化が計れ
る。
る前にゲート酸化膜２２とゲート電極２３を形成するた
め、従来技術（第１図）のように素子分離用絶縁膜１２
（同図）を形成した後、素子領域のシリコン基板表面を
露出する工程が不要とハ ト絶縁膜２２の耐圧が向上し、かつ閾値の安定化が計れ
る。
さらに、第２図（ｄ）の如くゲート電極２３が分離領域
上に拡がらないため、分離領域を微細化する事が可能に
なシ飛躍的な集積度の向上が実現できる。さらに形成さ
れるトランジスタのチャネル両端のコーナ一部２７での
電界集中がなくなシ、上記寄生チャネルを無くシ、かつ
ゲート酸化膜２２の耐圧向上を実現できる。また、素子
分離領域の溝部２５が絶縁膜２６で平担に埋め込まれて
いるため、第２図（ｄ）に示すようにゲート電極２３表
面と分離酸化膜２５の表面が平担で段差がない。そのた
め、後に順次形成するメタル配線などの加工が容易にな
り、また配線が段差で断線する問題も無くなシ、配線の
信頼性を著しく向上でき゛る。
上に拡がらないため、分離領域を微細化する事が可能に
なシ飛躍的な集積度の向上が実現できる。さらに形成さ
れるトランジスタのチャネル両端のコーナ一部２７での
電界集中がなくなシ、上記寄生チャネルを無くシ、かつ
ゲート酸化膜２２の耐圧向上を実現できる。また、素子
分離領域の溝部２５が絶縁膜２６で平担に埋め込まれて
いるため、第２図（ｄ）に示すようにゲート電極２３表
面と分離酸化膜２５の表面が平担で段差がない。そのた
め、後に順次形成するメタル配線などの加工が容易にな
り、また配線が段差で断線する問題も無くなシ、配線の
信頼性を著しく向上でき゛る。
なお、本実施例に於いては素子分離領域の溝部２５を形
成する際、異方性ドライエツチングを用いたがＫ ＯＨ
などの溶液による異方性エツチングを用いてもよい。
成する際、異方性ドライエツチングを用いたがＫ ＯＨ
などの溶液による異方性エツチングを用いてもよい。
第１図（ａ）〜（Ｃ）は、従来のＭ、Ｏ８）ランジスタ
製造工程をチャネル方向から示す断面図、第２図（ａ）
〜（ｄ）は本発明の実施例に係わるＭＯＳ）ランジスタ
製造工程をチャネル方向から示す断面図である。 図において、 １１．２１ ・・・・・・・シリコン基盤１２．２６
・・・・・・・酸化膜（素子分離用絶縁膜）１３．
２２ ・・・・・・・・・・・酸化膜（ゲート酸化膜
）１４．１６．２３・・・ポリシリコン（ゲート電極）
１５．２４、・・・曲間マスク １７．２７・・・・・・・・・・・・コーナ一部代理人
弁理士 則 近 憲 佑 （はが１名〕第２図 （ｌＬ）
（乙し）６ｂ、
（ム′に）
（ｄＪ第２図（ｃ）
製造工程をチャネル方向から示す断面図、第２図（ａ）
〜（ｄ）は本発明の実施例に係わるＭＯＳ）ランジスタ
製造工程をチャネル方向から示す断面図である。 図において、 １１．２１ ・・・・・・・シリコン基盤１２．２６
・・・・・・・酸化膜（素子分離用絶縁膜）１３．
２２ ・・・・・・・・・・・酸化膜（ゲート酸化膜
）１４．１６．２３・・・ポリシリコン（ゲート電極）
１５．２４、・・・曲間マスク １７．２７・・・・・・・・・・・・コーナ一部代理人
弁理士 則 近 憲 佑 （はが１名〕第２図 （ｌＬ）
（乙し）６ｂ、
（ム′に）
（ｄＪ第２図（ｃ）
Claims (1)
- （１）半導体基盤上にゲート絶縁膜となる膜を形成する
工程と、この膜上にゲート電極となる膜を形成する工程
と、写真飾刻工程によシ前記積層膜を素子形成領域のみ
に残置する工程と、この残置した膜をマスクとして半導
体基板の素子分離領域をエツチングして幅広及び幅の狭
い溝部を形成する工程と、この溝部を含む全体に絶縁膜
を被着する工程と、前記幅広の溝部上にスペーサーを設
は全体を流動性膜で平和化する工程と、表面をエツチン
グして溝部を絶縁膜で埋め込むと共にゲート電極膜表面
を露出させる工程としかるのち前記素子（２）溝部を埋
め込む方法として気相成長法を用いて溝部の深さと同程
度の絶縁膜を堆積する工程と流動性膜を上記絶縁膜上に
形成して、表面を平担にした後異方性のドライエツチン
グ技術を用いる事によ、り流動性膜と絶縁膜の少なくと
も一部を同程度のエツチング速度でエツチングし、溝部
のみに絶縁膜を平担に埋め込む工程とを含む小を特徴と
する特許 置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273283A JPS59178773A (ja) | 1983-03-30 | 1983-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273283A JPS59178773A (ja) | 1983-03-30 | 1983-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178773A true JPS59178773A (ja) | 1984-10-11 |
Family
ID=12923096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273283A Pending JPS59178773A (ja) | 1983-03-30 | 1983-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178773A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224675A (ja) * | 1985-05-01 | 1987-02-02 | テキサス インスツルメンツ インコ−ポレイテツド | 不揮発性メモリの製法 |
| JPS62163376A (ja) * | 1986-01-14 | 1987-07-20 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| JPS62176170A (ja) * | 1986-01-29 | 1987-08-01 | Fujitsu Ltd | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379383A (en) * | 1976-12-24 | 1978-07-13 | Toshiba Corp | Production of semiconductor device |
| JPS57176742A (en) * | 1981-04-21 | 1982-10-30 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and manufacture thereof |
| JPS57204145A (en) * | 1981-06-10 | 1982-12-14 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57210671A (en) * | 1981-06-19 | 1982-12-24 | Toshiba Corp | Manufacture of semiconductor device |
-
1983
- 1983-03-30 JP JP5273283A patent/JPS59178773A/ja active Pending
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| JPS62163376A (ja) * | 1986-01-14 | 1987-07-20 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| JPH0560671B2 (ja) * | 1986-01-14 | 1993-09-02 | Fujitsu Ltd | |
| JPS62176170A (ja) * | 1986-01-29 | 1987-08-01 | Fujitsu Ltd | 半導体装置の製造方法 |
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