JPS5919349A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPS5919349A
JPS5919349A JP12979182A JP12979182A JPS5919349A JP S5919349 A JPS5919349 A JP S5919349A JP 12979182 A JP12979182 A JP 12979182A JP 12979182 A JP12979182 A JP 12979182A JP S5919349 A JPS5919349 A JP S5919349A
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JP
Japan
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film
region
insulating film
semiconductor device
substrate
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JP12979182A
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English (en)
Inventor
Akira Kurosawa
黒沢 景
Sunao Shibata
直 柴田
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Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体基板表面に形成される各素子を、比較的
厚い絶縁膜で電気的に分離する半導体装置およびその製
造方法に関する。
〔発明の技術的背景とその問題点〕
従来、半導体基板上の各素子を電気的に絶縁分離する方
法としては、素子間の寄生チャネルや寄生容量を低域す
るために比較的厚い絶縁膜を形成する方法が良く用いら
れている。その1つの方法として、例えばLOPAS法
と呼ばれる方法が公知である。第1図を用いて、このL
OPAS法を説明する。まず(、)に示すように例えば
シリコン基板11上に下地810,膜12を形成し、そ
の後素子形成予定領域上に通常のリソグラフィー技術を
用いてレジスト膜13を形成し、その次に全面にスパッ
ター法を用いて、比較的厚いSIO!Illi14を全
面に被着する。次に上記スパツタ−810,膜14を緩
衝弗酸液で例えば1分根度エッチングすると、上記スパ
ツタ−810,膜J4は、平坦部に比べて、段差部に堆
積した膜の方が著しくはや(エツチングされる特質を持
つため、(b)に示すように段差部に堆積したスパッタ
ーStO!膜14が選択的に除去される。次に上記レジ
スト膜13を例えば硫酸と過酸化水素水の2対1の混液
で処理すればレジスト膜13と同時に、レジスト膜13
上に堆積していたスバツタ−8i0,lll14も除去
され、結局(C)に示すように分離領域にのみ比較的厚
いS + 0 1膜14が残置される事になる。その後
素子形成領域上の下地8i01膜12を除去して、例え
ば(d)に示すように、ゲート酸化膜15、ゲート電極
16を形成し、ソース、ビレ1ン拡散層17.18を形
成してMO8F]l3Tを製造する。
しかしながら上述の従来素子分離技術には次のような問
題がある。まず、第1図(blに示すように、段差部に
堆積した810,@14を除去する時、図中(dlだけ
横方向にもエツチングが進行して、実際の素子分離領域
(フィールド領域)の幅はマスク上で規定されるそれよ
り2dだけ細くなってしまう。次に、第1図(d)に示
すように、ソース、ビレ1拡散層層17,Illを形成
の下にも横方向拡散する。そのため、マスク上分離領域
の幅をWとしても、実際上、素子領域に形成した拡散層
間の分離幅は, W−( 2 dl2Xj )に減少し
てしまう。今、典型的な値として、上述のフィールド酸
化膜の横方向への後退距離dとして0.25μm,ソー
ス、ドレインの接合深さXjとして、α25μmを考え
ると、従来法では、マスク上の分離領域の幅Wを1μm
以下にすると、上述の理由によって、上記拡散層は分離
領域下でつながってしまい菓子分離が不可能となる。実
際には上記のように拡散層どうしかつ危がらないとして
も、これらが1μm以内で接近すると、拡散層間の電位
差によ)空乏層が広がりお互いに影譬し合うため、いわ
ゆるパンチスルー電蒲が流.れ、寄生チャネルが発生し
てしまう。即ち従来法においては、2μm以下の幅のフ
ィールド領域の形成ができない事にな覧 ル、この事はL8I の高集積化にとって細分的問題と
なる。
〔発明の目的〕
本発明は、上述した従来法の問題点に鑑みなされたもの
で、素子分離領域の幅が1μm以下でも十分な分離能力
が得られる半導体装置およびその製造方法を提供する事
を目的とする。
〔発明の概要〕
本発明に係る半導体装置は、半導体基板の素子領域と素
子分離領域の境界に、素子領域に形成される拡散層より
深い絶縁膜が充填された細溝を有することを特徴とする
また本発明の方法は、上記の如き素子分離構造を得るに
当って、通常のリフトオフ加工工程で素子分離領域に比
較的厚い絶縁膜を形成し、このときに素子形成領域周囲
に現われる基板露出領域をエツチングして細溝を形成し
て、との細溝内に例えば熱酸化によって絶縁膜を埋設す
ることを特徴とする。
〔発明の効果〕
本発明によれば、素子分離領域の大部分は、比較的厚い
絶縁膜によって、覆われているため、その上に形成され
る配線の寄生容量は十分低減する事ができる。また素子
領域周辺に形成した絶縁膜で埋め込まれた細溝により、
素子分離領域と素子領域はマスクで規定された寸法通り
に分割され、しかも、上記細溝の働きによシ、後に形成
される素子領域の拡散層は素子分離領域の絶縁腰下に横
方向拡散する事が々く、したがって、分離された拡散層
間の距離も減少する事はなく、上記細溝のため前述した
パンチスルー電流も流れにくくなり、1μm以下の分離
領域の幅においても十分カミ気的分離能力を持つ事がで
きる。
〔発明の実施例〕
以下、本発明の実施例を第2図を参照して詳細に説明す
る。まずP型、面方位(100)、比抵抗5〜50Ωm
程度のシリコン基板21を用意し、(a)に示すように
熱酸化して下地810゜膜22を例えば、500Ie程
度形成し、この基板上の素子形成予定領域上に耐酸化性
マスクとしての8iBN4  膜(第1の絶縁膜)23
とリフトオフ材24の積層膜を形成する。この場合リフ
トオフ材24はAI!膜でも良く、またSt、N4  
膜23のリソグラフ1−に用いたレジスト膜でもかまわ
ない。次に上記81.N、膜23および、リフトオフ材
24をマスクにして基板と同導電型の不純物代表的には
、ボロンを、例えばI X 10”/ 6T11” /
1オン注入する。25が1オン注入層である。次に全面
に例えばプラズマ雰囲気中で0VD8 i 0.M(第
2の絶縁膜)25を堆積し、これを例えば緩衝弗酸液で
1分根エツチングすると、上記堆積した、プラズマ0V
DSiO,膜25は段差部に堆積した膜が平坦部に堆積
した膜に比べて著しくはやくエツチングされる性質を持
つため、(b)に示すように段差部に堆積した0VD8
10.膜25は、選択的に除去される。このような性質
を持つ膜としては上記プラズマ0VD8ム0□膜の他に
スパッタ法による8i0.膜、プラズマOVDSimN
、!、低圧で形成した0VDPSG&等があり、いずれ
も本発明に適用できる¥は勿論である。次にリフトオフ
材24をエツチング除去するとその上に堆積していたプ
ラズマ0VD8rO1膜25も同時に除去され、(C)
に示すように素子分離領域には、周辺に幅d(代表的に
は0.2μ)のシリコン基板露出領域を形成した状態で
比較的厚いプラズマovnsto、膜26が残置される
。次に(d)に示すように、残さtt、タプラズマ0V
D810,1lJ26と81.N4g23をマスクにし
て反応性1オンエツチングにより上記基板霧出領域を例
えば0.4μmエツチングし、幅0,2μm、深さ0.
4μmの細溝27を形成する。このとき、同図に示すよ
うに細溝27を形成する場合マスクの下へまわり込んで
いた1オン注入層25が上記細溝27の素子領域側の側
面に残るようにする。
次に熱酸化を行って(e)に示すように細溝27側壁か
ら成長したStO,膜により上記細溝21を完全に熱酸
化StO,膜(第3の絶縁膜)28で埋込む。一般に、
シリコン窒化膜をマスクと1択酸化を行うと形成した酸
化膜厚に等しいバーズビークが発生する事が公知である
即ち、上記選択酸化中酸化膜はシリコン窒化膜の周辺か
ら鳥のくちばしくバーズビーク)状に食い込み、このバ
ーズビークは実際の素子形成領域の面積を減少させるた
めに高集積化の大きな妨げとなっていた。しかしながら
本方法においては、上記溝に選択的に形成する熱酸化膜
厚は0.2μm程度で十分であり、そのため上記バーズ
ビーク長も、0.2μm以下に抑えられる。
また熱工程の条件も、1000 ’C,ウェット。を中
30分程度であり、前記1オン注入層25が 0 再分布を起こし素子領域下に横方向に拡散して素子特性
に悪い影譬を与える心配も、実際上ない。もちろん上記
細溝x rfOVDs to、膜等で埋め込む事も可能
である。
次に、素子形成予定領域上の81aN4ff!2.9お
よび下地StO,膜22を順次除去し、シリコン基板を
露出させる。そして例えば(flに示すように、露出し
たシリコン基板上にゲート酸化膜29およびゲート電極
30を形成し、溝2rより浅くソースおよびビレ1ン拡
散層31゜32を形成してMOS)ランリスタを製造す
る。
本実施例の方法によれば、素子分離領域は、その上に堆
積した、比較的厚い810.f426と周辺のsio、
11g28が埋め込まれた細溝27によって形成される
ため、素子分離領域の幅Wはほぼリソグラフ1−技術に
よって規定された寸法で形成できる。また、本実施例方
法によれば、素子分離領域周辺の細溝27は、少なくと
も、素子領域に形成する拡散層31.32の深さよ如、
深(形成するため、上記拡散層31゜1 32が横方向に拡散して素子分離領域下に広がるのを防
ぐ事ができる。このため、実質的な素子間の距離が短く
なシ、寄生チャネルが形成されやすくなるという従来の
問題も解決される。
更に本冥施例の方法によれば、上記細溝27を形成する
前にあらかじめボロンのイオン注入を行ない、細溝27
の素子領域側の側面に少なくとも、上記1オン注入した
ボロンを残した状態で細溝27を形成する事ができる。
上記細溝27側面のボロンはこの部分での基板の反転電
圧を高め溝側面に寄生チャネルが発生するのを防止する
ことができる。
なお本発明は、通常のMOa型集型口積回路らず、0M
O8集積回路におけるウェル内の素子分離やウェル間分
離、更にはバイポーラ型集積回路での素子分離にも適用
できる。また半導体基板としては化合物半導体基板、8
08基板等を用いた場合、更に、絶縁基板上に堆積した
半導体層をレーザアニール等にょシ再結晶化したいわゆ
る80I基板を用いた場合にも本発明 2 を適用できる。特に808や80I基板では素子分離領
域周辺の溝を半導体層の厚み以上、即ち溝が絶縁基板に
達する深さに形成することにより、素子分離は完全なも
のと表る。
【図面の簡単な説明】
第1図(,1〜(d)は従来のLOPム8法による素子
分離工程を説明するための図、第2図(a)〜(f)は
本発明の一実施例の素子分離工程を説明するための図で
ある。 21・・・シリコン基板、22・・・下地810.膜、
23・・・SL、N4  膜(第1の絶I11膜)、2
4・・・リフトオフ材、25・・・ボロン、1オン注入
層、26・・・プラズマ0VD810.膜(第2の絶縁
*)、2r・・・細溝、28・・・熱酸化8暴0.膜(
第3の絶縁膜)、29・・・ゲート酸化膜、30・・・
ゲート電tli、s1.sx・・・ソース、ビレ1ン拡
散鳩。 出願人代理人 弁理土鈴性 武 彦 3 第1図

Claims (5)

    【特許請求の範囲】
  1. (1)半導体基板の素子領域と素子分離領域との境界に
    、素子領域に形成される拡散層よシ深い絶縁ll!Iが
    充填された細溝を有することを特徴とする半導体装置。
  2. (2)前記細溝は、幅0.5μm以下でほぼ垂直壁をも
    つように形成されたものであシ、この細溝に充填される
    絶縁膜は熱酸化による8 i 0!膜である特許請求の
    範囲第1項記載の半導体装置。
  3. (3)半導体基板上の素子形成領域に第1の絶縁膜とリ
    フトオフ材の積層膜を形成する工程と、この後全面に第
    2の絶縁膜を堆積しその段差部をエツチングして前記リ
    フトオフ材の側面を露出させ、露出したリフトオフ材を
    除去することによシその上の第2の絶縁膜を除去して素
    子形成領域の周囲に基板露出領域が形成された状態で第
    2の絶、縁膜を素子分離領域に残置させる工程と、残さ
    れた第2の絶縁膜と前記第1の絶縁膜を耐エツチングマ
    スクとして前記基板露出領域をエツチングして素子形成
    領域の周囲に細溝を形成する工程と、形成された細溝に
    第3の絶縁膜を埋設する工程と、この後前記第1の絶縁
    膜を除去し前記細溝より浅い拡散層を有する素子を形成
    する工程とを備えたことを特徴とする半導体装置の製造
    方法。
  4. (4)  前記第2の絶縁膜はOVD法またはスパッタ
    法によるStO,膜、8M、N4  膜まではP2O膜
    であシ、その段差部を選択的にエツチングする方法は緩
    衝弗酸液によるエツチングである特許請求の範囲第3項
    記載の半導体装置の製造方法。
  5. (5)前記細溝は反応性1オンエツチング法によυ幅α
    5μm以下でほぼ垂直壁を持たせて形成される特許請求
    の範囲第S項記載の半導体装置の製造方法。 いて熱酸化により形成されるSin、膜である特許請求
    の範囲第3項記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5978542A (ja) * 1982-10-27 1984-05-07 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
US5416033A (en) * 1992-11-13 1995-05-16 At&T Corp. Integrated circuit and manufacture

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