JPS5919349A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS5919349A JPS5919349A JP12979182A JP12979182A JPS5919349A JP S5919349 A JPS5919349 A JP S5919349A JP 12979182 A JP12979182 A JP 12979182A JP 12979182 A JP12979182 A JP 12979182A JP S5919349 A JPS5919349 A JP S5919349A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基板表面に形成される各素子を、比較的
厚い絶縁膜で電気的に分離する半導体装置およびその製
造方法に関する。
厚い絶縁膜で電気的に分離する半導体装置およびその製
造方法に関する。
従来、半導体基板上の各素子を電気的に絶縁分離する方
法としては、素子間の寄生チャネルや寄生容量を低域す
るために比較的厚い絶縁膜を形成する方法が良く用いら
れている。その１つの方法として、例えばＬＯＰＡＳ法
と呼ばれる方法が公知である。第１図を用いて、このＬ
ＯＰＡＳ法を説明する。まず（、）に示すように例えば
シリコン基板１１上に下地８１０，膜１２を形成し、そ
の後素子形成予定領域上に通常のリソグラフィー技術を
用いてレジスト膜１３を形成し、その次に全面にスパッ
ター法を用いて、比較的厚いＳＩＯ！Ｉｌｌｉ１４を全
面に被着する。次に上記スパツタ−８１０，膜１４を緩
衝弗酸液で例えば１分根度エッチングすると、上記スパ
ツタ−８１０，膜Ｊ４は、平坦部に比べて、段差部に堆
積した膜の方が著しくはや（エツチングされる特質を持
つため、（ｂ）に示すように段差部に堆積したスパッタ
ーＳｔＯ！膜１４が選択的に除去される。次に上記レジ
スト膜１３を例えば硫酸と過酸化水素水の２対１の混液
で処理すればレジスト膜１３と同時に、レジスト膜１３
上に堆積していたスバツタ−８ｉ０，ｌｌｌ１４も除去
され、結局（Ｃ）に示すように分離領域にのみ比較的厚
いＳ ＋ ０ １膜１４が残置される事になる。その後
素子形成領域上の下地８ｉ０１膜１２を除去して、例え
ば（ｄ）に示すように、ゲート酸化膜１５、ゲート電極
１６を形成し、ソース、ビレ１ン拡散層１７．１８を形
成してＭＯ８Ｆ］ｌ３Ｔを製造する。
法としては、素子間の寄生チャネルや寄生容量を低域す
るために比較的厚い絶縁膜を形成する方法が良く用いら
れている。その１つの方法として、例えばＬＯＰＡＳ法
と呼ばれる方法が公知である。第１図を用いて、このＬ
ＯＰＡＳ法を説明する。まず（、）に示すように例えば
シリコン基板１１上に下地８１０，膜１２を形成し、そ
の後素子形成予定領域上に通常のリソグラフィー技術を
用いてレジスト膜１３を形成し、その次に全面にスパッ
ター法を用いて、比較的厚いＳＩＯ！Ｉｌｌｉ１４を全
面に被着する。次に上記スパツタ−８１０，膜１４を緩
衝弗酸液で例えば１分根度エッチングすると、上記スパ
ツタ−８１０，膜Ｊ４は、平坦部に比べて、段差部に堆
積した膜の方が著しくはや（エツチングされる特質を持
つため、（ｂ）に示すように段差部に堆積したスパッタ
ーＳｔＯ！膜１４が選択的に除去される。次に上記レジ
スト膜１３を例えば硫酸と過酸化水素水の２対１の混液
で処理すればレジスト膜１３と同時に、レジスト膜１３
上に堆積していたスバツタ−８ｉ０，ｌｌｌ１４も除去
され、結局（Ｃ）に示すように分離領域にのみ比較的厚
いＳ ＋ ０ １膜１４が残置される事になる。その後
素子形成領域上の下地８ｉ０１膜１２を除去して、例え
ば（ｄ）に示すように、ゲート酸化膜１５、ゲート電極
１６を形成し、ソース、ビレ１ン拡散層１７．１８を形
成してＭＯ８Ｆ］ｌ３Ｔを製造する。
しかしながら上述の従来素子分離技術には次のような問
題がある。まず、第１図（ｂｌに示すように、段差部に
堆積した８１０，＠１４を除去する時、図中（ｄｌだけ
横方向にもエツチングが進行して、実際の素子分離領域
（フィールド領域）の幅はマスク上で規定されるそれよ
り２ｄだけ細くなってしまう。次に、第１図（ｄ）に示
すように、ソース、ビレ１拡散層層１７，Ｉｌｌを形成
の下にも横方向拡散する。そのため、マスク上分離領域
の幅をＷとしても、実際上、素子領域に形成した拡散層
間の分離幅は， Ｗ−（ ２ ｄｌ２Ｘｊ ）に減少し
てしまう。今、典型的な値として、上述のフィールド酸
化膜の横方向への後退距離ｄとして０．２５μｍ，ソー
ス、ドレインの接合深さＸｊとして、α２５μｍを考え
ると、従来法では、マスク上の分離領域の幅Ｗを１μｍ
以下にすると、上述の理由によって、上記拡散層は分離
領域下でつながってしまい菓子分離が不可能となる。実
際には上記のように拡散層どうしかつ危がらないとして
も、これらが１μｍ以内で接近すると、拡散層間の電位
差によ）空乏層が広がりお互いに影譬し合うため、いわ
ゆるパンチスルー電蒲が流．れ、寄生チャネルが発生し
てしまう。即ち従来法においては、２μｍ以下の幅のフ
ィールド領域の形成ができない事にな覧 ル、この事はＬ８Ｉ の高集積化にとって細分的問題と
なる。
題がある。まず、第１図（ｂｌに示すように、段差部に
堆積した８１０，＠１４を除去する時、図中（ｄｌだけ
横方向にもエツチングが進行して、実際の素子分離領域
（フィールド領域）の幅はマスク上で規定されるそれよ
り２ｄだけ細くなってしまう。次に、第１図（ｄ）に示
すように、ソース、ビレ１拡散層層１７，Ｉｌｌを形成
の下にも横方向拡散する。そのため、マスク上分離領域
の幅をＷとしても、実際上、素子領域に形成した拡散層
間の分離幅は， Ｗ−（ ２ ｄｌ２Ｘｊ ）に減少し
てしまう。今、典型的な値として、上述のフィールド酸
化膜の横方向への後退距離ｄとして０．２５μｍ，ソー
ス、ドレインの接合深さＸｊとして、α２５μｍを考え
ると、従来法では、マスク上の分離領域の幅Ｗを１μｍ
以下にすると、上述の理由によって、上記拡散層は分離
領域下でつながってしまい菓子分離が不可能となる。実
際には上記のように拡散層どうしかつ危がらないとして
も、これらが１μｍ以内で接近すると、拡散層間の電位
差によ）空乏層が広がりお互いに影譬し合うため、いわ
ゆるパンチスルー電蒲が流．れ、寄生チャネルが発生し
てしまう。即ち従来法においては、２μｍ以下の幅のフ
ィールド領域の形成ができない事にな覧 ル、この事はＬ８Ｉ の高集積化にとって細分的問題と
なる。
本発明は、上述した従来法の問題点に鑑みなされたもの
で、素子分離領域の幅が１μｍ以下でも十分な分離能力
が得られる半導体装置およびその製造方法を提供する事
を目的とする。
で、素子分離領域の幅が１μｍ以下でも十分な分離能力
が得られる半導体装置およびその製造方法を提供する事
を目的とする。
本発明に係る半導体装置は、半導体基板の素子領域と素
子分離領域の境界に、素子領域に形成される拡散層より
深い絶縁膜が充填された細溝を有することを特徴とする
。
子分離領域の境界に、素子領域に形成される拡散層より
深い絶縁膜が充填された細溝を有することを特徴とする
。
また本発明の方法は、上記の如き素子分離構造を得るに
当って、通常のリフトオフ加工工程で素子分離領域に比
較的厚い絶縁膜を形成し、このときに素子形成領域周囲
に現われる基板露出領域をエツチングして細溝を形成し
て、との細溝内に例えば熱酸化によって絶縁膜を埋設す
ることを特徴とする。
当って、通常のリフトオフ加工工程で素子分離領域に比
較的厚い絶縁膜を形成し、このときに素子形成領域周囲
に現われる基板露出領域をエツチングして細溝を形成し
て、との細溝内に例えば熱酸化によって絶縁膜を埋設す
ることを特徴とする。
本発明によれば、素子分離領域の大部分は、比較的厚い
絶縁膜によって、覆われているため、その上に形成され
る配線の寄生容量は十分低減する事ができる。また素子
領域周辺に形成した絶縁膜で埋め込まれた細溝により、
素子分離領域と素子領域はマスクで規定された寸法通り
に分割され、しかも、上記細溝の働きによシ、後に形成
される素子領域の拡散層は素子分離領域の絶縁腰下に横
方向拡散する事が々く、したがって、分離された拡散層
間の距離も減少する事はなく、上記細溝のため前述した
パンチスルー電流も流れにくくなり、１μｍ以下の分離
領域の幅においても十分カミ気的分離能力を持つ事がで
きる。
絶縁膜によって、覆われているため、その上に形成され
る配線の寄生容量は十分低減する事ができる。また素子
領域周辺に形成した絶縁膜で埋め込まれた細溝により、
素子分離領域と素子領域はマスクで規定された寸法通り
に分割され、しかも、上記細溝の働きによシ、後に形成
される素子領域の拡散層は素子分離領域の絶縁腰下に横
方向拡散する事が々く、したがって、分離された拡散層
間の距離も減少する事はなく、上記細溝のため前述した
パンチスルー電流も流れにくくなり、１μｍ以下の分離
領域の幅においても十分カミ気的分離能力を持つ事がで
きる。
以下、本発明の実施例を第２図を参照して詳細に説明す
る。まずＰ型、面方位（１００）、比抵抗５〜５０Ωｍ
程度のシリコン基板２１を用意し、（ａ）に示すように
熱酸化して下地８１０゜膜２２を例えば、５００Ｉｅ程
度形成し、この基板上の素子形成予定領域上に耐酸化性
マスクとしての８ｉＢＮ４ 膜（第１の絶縁膜）２３
とリフトオフ材２４の積層膜を形成する。この場合リフ
トオフ材２４はＡＩ！膜でも良く、またＳｔ、Ｎ４
膜２３のリソグラフ１−に用いたレジスト膜でもかまわ
ない。次に上記８１．Ｎ、膜２３および、リフトオフ材
２４をマスクにして基板と同導電型の不純物代表的には
、ボロンを、例えばＩ Ｘ １０”／ ６Ｔ１１” ／
１オン注入する。２５が１オン注入層である。次に全面
に例えばプラズマ雰囲気中で０ＶＤ８ ｉ ０．Ｍ（第
２の絶縁膜）２５を堆積し、これを例えば緩衝弗酸液で
１分根エツチングすると、上記堆積した、プラズマ０Ｖ
ＤＳｉＯ，膜２５は段差部に堆積した膜が平坦部に堆積
した膜に比べて著しくはやくエツチングされる性質を持
つため、（ｂ）に示すように段差部に堆積した０ＶＤ８
１０．膜２５は、選択的に除去される。このような性質
を持つ膜としては上記プラズマ０ＶＤ８ム０□膜の他に
スパッタ法による８ｉ０．膜、プラズマＯＶＤＳｉｍＮ
、！、低圧で形成した０ＶＤＰＳＧ＆等があり、いずれ
も本発明に適用できる￥は勿論である。次にリフトオフ
材２４をエツチング除去するとその上に堆積していたプ
ラズマ０ＶＤ８ｒＯ１膜２５も同時に除去され、（Ｃ）
に示すように素子分離領域には、周辺に幅ｄ（代表的に
は０．２μ）のシリコン基板露出領域を形成した状態で
比較的厚いプラズマｏｖｎｓｔｏ、膜２６が残置される
。次に（ｄ）に示すように、残さｔｔ、タプラズマ０Ｖ
Ｄ８１０，１ｌＪ２６と８１．Ｎ４ｇ２３をマスクにし
て反応性１オンエツチングにより上記基板霧出領域を例
えば０．４μｍエツチングし、幅０，２μｍ、深さ０．
４μｍの細溝２７を形成する。このとき、同図に示すよ
うに細溝２７を形成する場合マスクの下へまわり込んで
いた１オン注入層２５が上記細溝２７の素子領域側の側
面に残るようにする。
る。まずＰ型、面方位（１００）、比抵抗５〜５０Ωｍ
程度のシリコン基板２１を用意し、（ａ）に示すように
熱酸化して下地８１０゜膜２２を例えば、５００Ｉｅ程
度形成し、この基板上の素子形成予定領域上に耐酸化性
マスクとしての８ｉＢＮ４ 膜（第１の絶縁膜）２３
とリフトオフ材２４の積層膜を形成する。この場合リフ
トオフ材２４はＡＩ！膜でも良く、またＳｔ、Ｎ４
膜２３のリソグラフ１−に用いたレジスト膜でもかまわ
ない。次に上記８１．Ｎ、膜２３および、リフトオフ材
２４をマスクにして基板と同導電型の不純物代表的には
、ボロンを、例えばＩ Ｘ １０”／ ６Ｔ１１” ／
１オン注入する。２５が１オン注入層である。次に全面
に例えばプラズマ雰囲気中で０ＶＤ８ ｉ ０．Ｍ（第
２の絶縁膜）２５を堆積し、これを例えば緩衝弗酸液で
１分根エツチングすると、上記堆積した、プラズマ０Ｖ
ＤＳｉＯ，膜２５は段差部に堆積した膜が平坦部に堆積
した膜に比べて著しくはやくエツチングされる性質を持
つため、（ｂ）に示すように段差部に堆積した０ＶＤ８
１０．膜２５は、選択的に除去される。このような性質
を持つ膜としては上記プラズマ０ＶＤ８ム０□膜の他に
スパッタ法による８ｉ０．膜、プラズマＯＶＤＳｉｍＮ
、！、低圧で形成した０ＶＤＰＳＧ＆等があり、いずれ
も本発明に適用できる￥は勿論である。次にリフトオフ
材２４をエツチング除去するとその上に堆積していたプ
ラズマ０ＶＤ８ｒＯ１膜２５も同時に除去され、（Ｃ）
に示すように素子分離領域には、周辺に幅ｄ（代表的に
は０．２μ）のシリコン基板露出領域を形成した状態で
比較的厚いプラズマｏｖｎｓｔｏ、膜２６が残置される
。次に（ｄ）に示すように、残さｔｔ、タプラズマ０Ｖ
Ｄ８１０，１ｌＪ２６と８１．Ｎ４ｇ２３をマスクにし
て反応性１オンエツチングにより上記基板霧出領域を例
えば０．４μｍエツチングし、幅０，２μｍ、深さ０．
４μｍの細溝２７を形成する。このとき、同図に示すよ
うに細溝２７を形成する場合マスクの下へまわり込んで
いた１オン注入層２５が上記細溝２７の素子領域側の側
面に残るようにする。
次に熱酸化を行って（ｅ）に示すように細溝２７側壁か
ら成長したＳｔＯ，膜により上記細溝２１を完全に熱酸
化ＳｔＯ，膜（第３の絶縁膜）２８で埋込む。一般に、
シリコン窒化膜をマスクと１択酸化を行うと形成した酸
化膜厚に等しいバーズビークが発生する事が公知である
。
ら成長したＳｔＯ，膜により上記細溝２１を完全に熱酸
化ＳｔＯ，膜（第３の絶縁膜）２８で埋込む。一般に、
シリコン窒化膜をマスクと１択酸化を行うと形成した酸
化膜厚に等しいバーズビークが発生する事が公知である
。
即ち、上記選択酸化中酸化膜はシリコン窒化膜の周辺か
ら鳥のくちばしくバーズビーク）状に食い込み、このバ
ーズビークは実際の素子形成領域の面積を減少させるた
めに高集積化の大きな妨げとなっていた。しかしながら
本方法においては、上記溝に選択的に形成する熱酸化膜
厚は０．２μｍ程度で十分であり、そのため上記バーズ
ビーク長も、０．２μｍ以下に抑えられる。
ら鳥のくちばしくバーズビーク）状に食い込み、このバ
ーズビークは実際の素子形成領域の面積を減少させるた
めに高集積化の大きな妨げとなっていた。しかしながら
本方法においては、上記溝に選択的に形成する熱酸化膜
厚は０．２μｍ程度で十分であり、そのため上記バーズ
ビーク長も、０．２μｍ以下に抑えられる。
また熱工程の条件も、１０００ ’Ｃ，ウェット。を中
３０分程度であり、前記１オン注入層２５が ０ 再分布を起こし素子領域下に横方向に拡散して素子特性
に悪い影譬を与える心配も、実際上ない。もちろん上記
細溝ｘ ｒｆＯＶＤｓ ｔｏ、膜等で埋め込む事も可能
である。
３０分程度であり、前記１オン注入層２５が ０ 再分布を起こし素子領域下に横方向に拡散して素子特性
に悪い影譬を与える心配も、実際上ない。もちろん上記
細溝ｘ ｒｆＯＶＤｓ ｔｏ、膜等で埋め込む事も可能
である。
次に、素子形成予定領域上の８１ａＮ４ｆｆ！２．９お
よび下地ＳｔＯ，膜２２を順次除去し、シリコン基板を
露出させる。そして例えば（ｆｌに示すように、露出し
たシリコン基板上にゲート酸化膜２９およびゲート電極
３０を形成し、溝２ｒより浅くソースおよびビレ１ン拡
散層３１゜３２を形成してＭＯＳ）ランリスタを製造す
る。
よび下地ＳｔＯ，膜２２を順次除去し、シリコン基板を
露出させる。そして例えば（ｆｌに示すように、露出し
たシリコン基板上にゲート酸化膜２９およびゲート電極
３０を形成し、溝２ｒより浅くソースおよびビレ１ン拡
散層３１゜３２を形成してＭＯＳ）ランリスタを製造す
る。
本実施例の方法によれば、素子分離領域は、その上に堆
積した、比較的厚い８１０．ｆ４２６と周辺のｓｉｏ、
１１ｇ２８が埋め込まれた細溝２７によって形成される
ため、素子分離領域の幅Ｗはほぼリソグラフ１−技術に
よって規定された寸法で形成できる。また、本実施例方
法によれば、素子分離領域周辺の細溝２７は、少なくと
も、素子領域に形成する拡散層３１．３２の深さよ如、
深（形成するため、上記拡散層３１゜１ ３２が横方向に拡散して素子分離領域下に広がるのを防
ぐ事ができる。このため、実質的な素子間の距離が短く
なシ、寄生チャネルが形成されやすくなるという従来の
問題も解決される。
積した、比較的厚い８１０．ｆ４２６と周辺のｓｉｏ、
１１ｇ２８が埋め込まれた細溝２７によって形成される
ため、素子分離領域の幅Ｗはほぼリソグラフ１−技術に
よって規定された寸法で形成できる。また、本実施例方
法によれば、素子分離領域周辺の細溝２７は、少なくと
も、素子領域に形成する拡散層３１．３２の深さよ如、
深（形成するため、上記拡散層３１゜１ ３２が横方向に拡散して素子分離領域下に広がるのを防
ぐ事ができる。このため、実質的な素子間の距離が短く
なシ、寄生チャネルが形成されやすくなるという従来の
問題も解決される。
更に本冥施例の方法によれば、上記細溝２７を形成する
前にあらかじめボロンのイオン注入を行ない、細溝２７
の素子領域側の側面に少なくとも、上記１オン注入した
ボロンを残した状態で細溝２７を形成する事ができる。
前にあらかじめボロンのイオン注入を行ない、細溝２７
の素子領域側の側面に少なくとも、上記１オン注入した
ボロンを残した状態で細溝２７を形成する事ができる。
上記細溝２７側面のボロンはこの部分での基板の反転電
圧を高め溝側面に寄生チャネルが発生するのを防止する
ことができる。
圧を高め溝側面に寄生チャネルが発生するのを防止する
ことができる。
なお本発明は、通常のＭＯａ型集型口積回路らず、０Ｍ
Ｏ８集積回路におけるウェル内の素子分離やウェル間分
離、更にはバイポーラ型集積回路での素子分離にも適用
できる。また半導体基板としては化合物半導体基板、８
０８基板等を用いた場合、更に、絶縁基板上に堆積した
半導体層をレーザアニール等にょシ再結晶化したいわゆ
る８０Ｉ基板を用いた場合にも本発明 ２ を適用できる。特に８０８や８０Ｉ基板では素子分離領
域周辺の溝を半導体層の厚み以上、即ち溝が絶縁基板に
達する深さに形成することにより、素子分離は完全なも
のと表る。
Ｏ８集積回路におけるウェル内の素子分離やウェル間分
離、更にはバイポーラ型集積回路での素子分離にも適用
できる。また半導体基板としては化合物半導体基板、８
０８基板等を用いた場合、更に、絶縁基板上に堆積した
半導体層をレーザアニール等にょシ再結晶化したいわゆ
る８０Ｉ基板を用いた場合にも本発明 ２ を適用できる。特に８０８や８０Ｉ基板では素子分離領
域周辺の溝を半導体層の厚み以上、即ち溝が絶縁基板に
達する深さに形成することにより、素子分離は完全なも
のと表る。
第１図（，１〜（ｄ）は従来のＬＯＰム８法による素子
分離工程を説明するための図、第２図（ａ）〜（ｆ）は
本発明の一実施例の素子分離工程を説明するための図で
ある。 ２１・・・シリコン基板、２２・・・下地８１０．膜、
２３・・・ＳＬ、Ｎ４ 膜（第１の絶Ｉ１１膜）、２
４・・・リフトオフ材、２５・・・ボロン、１オン注入
層、２６・・・プラズマ０ＶＤ８１０．膜（第２の絶縁
＊）、２ｒ・・・細溝、２８・・・熱酸化８暴０．膜（
第３の絶縁膜）、２９・・・ゲート酸化膜、３０・・・
ゲート電ｔｌｉ、ｓ１．ｓｘ・・・ソース、ビレ１ン拡
散鳩。 出願人代理人 弁理土鈴性 武 彦 ３ 第１図
分離工程を説明するための図、第２図（ａ）〜（ｆ）は
本発明の一実施例の素子分離工程を説明するための図で
ある。 ２１・・・シリコン基板、２２・・・下地８１０．膜、
２３・・・ＳＬ、Ｎ４ 膜（第１の絶Ｉ１１膜）、２
４・・・リフトオフ材、２５・・・ボロン、１オン注入
層、２６・・・プラズマ０ＶＤ８１０．膜（第２の絶縁
＊）、２ｒ・・・細溝、２８・・・熱酸化８暴０．膜（
第３の絶縁膜）、２９・・・ゲート酸化膜、３０・・・
ゲート電ｔｌｉ、ｓ１．ｓｘ・・・ソース、ビレ１ン拡
散鳩。 出願人代理人 弁理土鈴性 武 彦 ３ 第１図
Claims (5)
- （１）半導体基板の素子領域と素子分離領域との境界に
、素子領域に形成される拡散層よシ深い絶縁ｌｌ！Ｉが
充填された細溝を有することを特徴とする半導体装置。 - （２）前記細溝は、幅０．５μｍ以下でほぼ垂直壁をも
つように形成されたものであシ、この細溝に充填される
絶縁膜は熱酸化による８ ｉ ０！膜である特許請求の
範囲第１項記載の半導体装置。 - （３）半導体基板上の素子形成領域に第１の絶縁膜とリ
フトオフ材の積層膜を形成する工程と、この後全面に第
２の絶縁膜を堆積しその段差部をエツチングして前記リ
フトオフ材の側面を露出させ、露出したリフトオフ材を
除去することによシその上の第２の絶縁膜を除去して素
子形成領域の周囲に基板露出領域が形成された状態で第
２の絶、縁膜を素子分離領域に残置させる工程と、残さ
れた第２の絶縁膜と前記第１の絶縁膜を耐エツチングマ
スクとして前記基板露出領域をエツチングして素子形成
領域の周囲に細溝を形成する工程と、形成された細溝に
第３の絶縁膜を埋設する工程と、この後前記第１の絶縁
膜を除去し前記細溝より浅い拡散層を有する素子を形成
する工程とを備えたことを特徴とする半導体装置の製造
方法。 - （４） 前記第２の絶縁膜はＯＶＤ法またはスパッタ
法によるＳｔＯ，膜、８Ｍ、Ｎ４ 膜まではＰ２Ｏ膜
であシ、その段差部を選択的にエツチングする方法は緩
衝弗酸液によるエツチングである特許請求の範囲第３項
記載の半導体装置の製造方法。 - （５）前記細溝は反応性１オンエツチング法によυ幅α
５μｍ以下でほぼ垂直壁を持たせて形成される特許請求
の範囲第Ｓ項記載の半導体装置の製造方法。 いて熱酸化により形成されるＳｉｎ、膜である特許請求
の範囲第３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12979182A JPS5919349A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12979182A JPS5919349A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5919349A true JPS5919349A (ja) | 1984-01-31 |
Family
ID=15018312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12979182A Pending JPS5919349A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919349A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5978542A (ja) * | 1982-10-27 | 1984-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| US5416033A (en) * | 1992-11-13 | 1995-05-16 | At&T Corp. | Integrated circuit and manufacture |
-
1982
- 1982-07-26 JP JP12979182A patent/JPS5919349A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5978542A (ja) * | 1982-10-27 | 1984-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPH0586659B2 (ja) * | 1982-10-27 | 1993-12-13 | Nippon Telegraph & Telephone | |
| US5416033A (en) * | 1992-11-13 | 1995-05-16 | At&T Corp. | Integrated circuit and manufacture |
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