JPS6322065B2 - - Google Patents
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- JPS6322065B2 JPS6322065B2 JP55067362A JP6736280A JPS6322065B2 JP S6322065 B2 JPS6322065 B2 JP S6322065B2 JP 55067362 A JP55067362 A JP 55067362A JP 6736280 A JP6736280 A JP 6736280A JP S6322065 B2 JPS6322065 B2 JP S6322065B2
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- 239000000758 substrate Substances 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 25
- 229910004298 SiO 2 Inorganic materials 0.000 description 18
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 6
- 241000293849 Cordylanthus Species 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にアイソレ
ーシヨン領域の形成方法に関する。
ーシヨン領域の形成方法に関する。
半導体集積回路（IC）では共通基板上に多く
のトランジスタなどの回路素子を形成するため、
各素子間を電気的に絶縁する必要があり、その絶
縁分離法としては、バイポーラ形の場合では当初
はPN接合分離法が主体であつたが、最近は絶縁
体分離法が良く利用される様になつてきた。
のトランジスタなどの回路素子を形成するため、
各素子間を電気的に絶縁する必要があり、その絶
縁分離法としては、バイポーラ形の場合では当初
はPN接合分離法が主体であつたが、最近は絶縁
体分離法が良く利用される様になつてきた。
又、MOS形の場合には当初より絶縁分離が用
いられていることは周知の通りで、かような絶縁
分離を行なうには通常半導体基板上に耐酸化マス
クとなる窒化シリコン（Si3N4）膜をパターンニ
ングした後、高温酸化して露出した基板面に二酸
化シリコン（SiO2）膜を形成する選択酸化法が
用いられており、第１図にその形成途中工程の断
面図を示している。
いられていることは周知の通りで、かような絶縁
分離を行なうには通常半導体基板上に耐酸化マス
クとなる窒化シリコン（Si3N4）膜をパターンニ
ングした後、高温酸化して露出した基板面に二酸
化シリコン（SiO2）膜を形成する選択酸化法が
用いられており、第１図にその形成途中工程の断
面図を示している。
図において、１は半導体基板、２はSiO2膜、
３はSi3N4膜、４は絶縁分離用として高温酸化し
て生成したフイールドSiO2膜である。ここで
Si3N4膜３の下にSiO2膜２を介在せしめる構造と
するのは、直接半導体基板１上にSi3N4膜３を形
成しパターンニングすると、以降の工程の高温度
熱処理によりその下の半導体基板１にストレスを
与え、結晶欠陥を誘発して、該領域に形成するト
ランジスタやダイオードなどの素子は逆耐圧のリ
ーク発生が多くなるなど素子特性を悪くするた
め、これを防ぐ目的の緩衝層である。ところが、
一方ではこの様なSiO2膜２を介在せしめた二重
層をマスクとして選択酸化すると、フイールド
SiO2膜４がSi3N4膜３の下面に入り込んで横方向
に拡がり易く、これはバーズビーク（Bir′s
beak）と称されて、恰も鳥のくちばしの様な形
状となり、アイソレーシヨン領域を広くし、素子
形成領域を減少せしめて高集積化を阻害する悪影
響がある。
３はSi3N4膜、４は絶縁分離用として高温酸化し
て生成したフイールドSiO2膜である。ここで
Si3N4膜３の下にSiO2膜２を介在せしめる構造と
するのは、直接半導体基板１上にSi3N4膜３を形
成しパターンニングすると、以降の工程の高温度
熱処理によりその下の半導体基板１にストレスを
与え、結晶欠陥を誘発して、該領域に形成するト
ランジスタやダイオードなどの素子は逆耐圧のリ
ーク発生が多くなるなど素子特性を悪くするた
め、これを防ぐ目的の緩衝層である。ところが、
一方ではこの様なSiO2膜２を介在せしめた二重
層をマスクとして選択酸化すると、フイールド
SiO2膜４がSi3N4膜３の下面に入り込んで横方向
に拡がり易く、これはバーズビーク（Bir′s
beak）と称されて、恰も鳥のくちばしの様な形
状となり、アイソレーシヨン領域を広くし、素子
形成領域を減少せしめて高集積化を阻害する悪影
響がある。
本発明はこの様なバーズビークの発生を抑止す
ることを目的とした選択酸化法を提案するもので
その特徴とするところは半導体基板上にSiO2膜
とSi3N4膜とをパターンニングした後、その上面
に第２層のSi3N4膜を被着し、更にその上面より
イオン注入して該第２層のSi3N4膜のみに不純物
イオンを注入し、次いでエツチングして該第２層
のSi3N4膜を除去し、かくしてアイソレーシヨン
領域周囲側部に残存し、半導体基板と接する第２
層のSi3N4膜と上記のパターンニングしたSi3N4
膜とをマスクとして、選択酸化する工程を含むこ
とにある製造方法である。
ることを目的とした選択酸化法を提案するもので
その特徴とするところは半導体基板上にSiO2膜
とSi3N4膜とをパターンニングした後、その上面
に第２層のSi3N4膜を被着し、更にその上面より
イオン注入して該第２層のSi3N4膜のみに不純物
イオンを注入し、次いでエツチングして該第２層
のSi3N4膜を除去し、かくしてアイソレーシヨン
領域周囲側部に残存し、半導体基板と接する第２
層のSi3N4膜と上記のパターンニングしたSi3N4
膜とをマスクとして、選択酸化する工程を含むこ
とにある製造方法である。
以下、本発明を実施例により詳細に説明する
と、第２図ａ〜ｄはMOS形ICにおけるアイソレ
ーシヨン領域の形成方法の工程順断面図を示して
おり、アイソレーシヨン領域を構成するフイール
ドSiO2膜は、膜厚数千Å程度に形成される。先
づ第２図ａに示す様に半導体基板１上を高温酸化
して膜厚500〜1000ÅのSiO2膜２を生成し、その
上面に化学気相成長（CVD）法によつて膜厚
1000〜2000ÅのSi3N4膜３を被着し、次にレジス
ト膜（図示せず）をマスクとして例えばドライエ
ツチング法でエツチングし、エツチング側面が垂
直になるようにしてアイソレーシヨン領域の形成
予定領域表面５を表出する。次いで第２図ｂに示
す様に更にその上面に膜厚1000〜2000Åの第２層
のSi3N4膜６を被着し、その表面よりイオン注入
を行なう。イオン注入する不純物イオンは硼素
（B+）でも、アルゴン（A+ r）でもその他の適当
なものでよいがその注入エネルギーは主として表
面上の第２層のSi3N4膜６内に注入される条件に
選択される。この結果、第２層のSi3N4膜６は不
純物を含有し、その下のSi3N4膜３には不純物は
含まれない。又、アイソレーシヨン領域周囲側面
の段差部分では図示の様に第２層のSi3N4膜６は
厚く被着しており、イオン注入は直進性があるか
ら該段差部分で半導体基板に接する下部のSi3N4
膜６′までは不純物は注入されない。
と、第２図ａ〜ｄはMOS形ICにおけるアイソレ
ーシヨン領域の形成方法の工程順断面図を示して
おり、アイソレーシヨン領域を構成するフイール
ドSiO2膜は、膜厚数千Å程度に形成される。先
づ第２図ａに示す様に半導体基板１上を高温酸化
して膜厚500〜1000ÅのSiO2膜２を生成し、その
上面に化学気相成長（CVD）法によつて膜厚
1000〜2000ÅのSi3N4膜３を被着し、次にレジス
ト膜（図示せず）をマスクとして例えばドライエ
ツチング法でエツチングし、エツチング側面が垂
直になるようにしてアイソレーシヨン領域の形成
予定領域表面５を表出する。次いで第２図ｂに示
す様に更にその上面に膜厚1000〜2000Åの第２層
のSi3N4膜６を被着し、その表面よりイオン注入
を行なう。イオン注入する不純物イオンは硼素
（B+）でも、アルゴン（A+ r）でもその他の適当
なものでよいがその注入エネルギーは主として表
面上の第２層のSi3N4膜６内に注入される条件に
選択される。この結果、第２層のSi3N4膜６は不
純物を含有し、その下のSi3N4膜３には不純物は
含まれない。又、アイソレーシヨン領域周囲側面
の段差部分では図示の様に第２層のSi3N4膜６は
厚く被着しており、イオン注入は直進性があるか
ら該段差部分で半導体基板に接する下部のSi3N4
膜６′までは不純物は注入されない。
従つて、次いでSi3N4膜のエツチングを行なう
と、不純物を含有している第２層のSi3N4膜６は
被エツチング速度が早く、下層のSi3N4膜３及び
段差部分のSi3N4膜６′は被エツチング速度が遅
いので、エツチング時間を適度に選択して不純物
を含有しているSi3N4膜のみ除去し、第２図ｃに
示す様な断面形状を得る。
と、不純物を含有している第２層のSi3N4膜６は
被エツチング速度が早く、下層のSi3N4膜３及び
段差部分のSi3N4膜６′は被エツチング速度が遅
いので、エツチング時間を適度に選択して不純物
を含有しているSi3N4膜のみ除去し、第２図ｃに
示す様な断面形状を得る。
しかる後に、これら残されたSi3N4膜３及び
６′をマスクとして、半導体基板１を高温酸化し
て第２図ｄに示す様にフイールドSiO2膜７を形
成する。この様にするとSi3N4膜６′が横方向へ
酸化を阻止し、バーズビークの発生を抑止する。
６′をマスクとして、半導体基板１を高温酸化し
て第２図ｄに示す様にフイールドSiO2膜７を形
成する。この様にするとSi3N4膜６′が横方向へ
酸化を阻止し、バーズビークの発生を抑止する。
したがつて例えば従来はアイソレーシヨン領域
５の巾を2μｍとしても、両側1μｍ程度拡がつた
巾4μｍのフイールドSiO2膜が形成されていたが
本発明では巾2μｍのフイールドSiO2膜に精度良
く形成することができる。又、直接半導体基板１
と接触するSi3N4膜６′は巾1000〜2000A程度であ
るから基板面に与えるストレスは僅少で問題とは
ならない。
５の巾を2μｍとしても、両側1μｍ程度拡がつた
巾4μｍのフイールドSiO2膜が形成されていたが
本発明では巾2μｍのフイールドSiO2膜に精度良
く形成することができる。又、直接半導体基板１
と接触するSi3N4膜６′は巾1000〜2000A程度であ
るから基板面に与えるストレスは僅少で問題とは
ならない。
上例の他にエツチングとしては物理的なエツチ
ングとして知られているイオンミーリング技術を
用いて、Si3N4膜６のうち部分６′を残して同様
な形状を得る事も可能である。
ングとして知られているイオンミーリング技術を
用いて、Si3N4膜６のうち部分６′を残して同様
な形状を得る事も可能である。
次に第３図ａ〜ｅは他の実施例即ちバイポーラ
ICにおけるアイソレーシヨン領域の形成方法の
工程順断面図を示している。バイポーラICにあ
つては、アイソレーシヨン領域は半導体基板１上
のエピタキシヤル層１１を貫通させなければなら
ないので、フイールド絶縁膜によりアイソレーシ
ヨンを行なう場合その膜厚は2μｍ以上とする必
要がある。
ICにおけるアイソレーシヨン領域の形成方法の
工程順断面図を示している。バイポーラICにあ
つては、アイソレーシヨン領域は半導体基板１上
のエピタキシヤル層１１を貫通させなければなら
ないので、フイールド絶縁膜によりアイソレーシ
ヨンを行なう場合その膜厚は2μｍ以上とする必
要がある。
この実施例も上記の例と同様に、先づ第３図ａ
に示す様にエピタキシヤル層１１上にSiO2膜２
とSi3N4膜３とを形成し、レジスト膜をマスクと
してドライエツチングによりアイソレーシヨン領
域の形成予定領域表面５を表出する。
に示す様にエピタキシヤル層１１上にSiO2膜２
とSi3N4膜３とを形成し、レジスト膜をマスクと
してドライエツチングによりアイソレーシヨン領
域の形成予定領域表面５を表出する。
次いで第３図ｂに示す様にその上面に第２層の
Si3N4膜６をCVD法で被着し、その上からイオン
注入を行なう。そして第２層のSi3N4膜６にのみ
不純物を含有せしめるが、前述の如くアイソレー
シヨン領域周囲側面の段差部分ではエピタキシヤ
ル層１１に接する下部のSi3N4膜６′までは不純
物は注入されない。
Si3N4膜６をCVD法で被着し、その上からイオン
注入を行なう。そして第２層のSi3N4膜６にのみ
不純物を含有せしめるが、前述の如くアイソレー
シヨン領域周囲側面の段差部分ではエピタキシヤ
ル層１１に接する下部のSi3N4膜６′までは不純
物は注入されない。
次いでSi3N4膜をエツチングすると、エツチン
グ速度の相異から第３図ｃに示す様に不純物を含
んだ第２層のSi3N4膜６のみエツチング除去し
て、下層のSi3N4膜３及び段差部分の第２層の
Si3N4膜６′のみ残存させることができる。
グ速度の相異から第３図ｃに示す様に不純物を含
んだ第２層のSi3N4膜６のみエツチング除去し
て、下層のSi3N4膜３及び段差部分の第２層の
Si3N4膜６′のみ残存させることができる。
次いで露出しているアイソレーシヨン領域５を
エツチングして第３図ｄに示す様にエピタキシヤ
ル層１１の表面から半導体基板１に達する溝１２
を形成する。次いで第３図ｅに示す様に該溝１２
内に高温酸化法によつて膜厚3000〜5000Åの
SiO2膜１３を生成し、更にその溝内に多結晶シ
リコン１４を埋め込み、その上面を高温酸化して
膜厚8000A程のSiO2膜１５を形成し、Ｕ溝形アイ
ソレーシヨン領域１６を形成する。
エツチングして第３図ｄに示す様にエピタキシヤ
ル層１１の表面から半導体基板１に達する溝１２
を形成する。次いで第３図ｅに示す様に該溝１２
内に高温酸化法によつて膜厚3000〜5000Åの
SiO2膜１３を生成し、更にその溝内に多結晶シ
リコン１４を埋め込み、その上面を高温酸化して
膜厚8000A程のSiO2膜１５を形成し、Ｕ溝形アイ
ソレーシヨン領域１６を形成する。
上記の様なアイソレーシヨンIOP（アイソレー
シヨン・バイ・オキサイド・アンド・ポリシリコ
ン）構造と呼ぶが、従来の形成方法ではSiO2膜
２が多結晶シリコン１４上面に生成するSiO2膜
１５と接するために顕著なバーズビークを発生し
ていたが、本発明によればこれを抑制することが
できる。又、上記のＵ溝の他に、結晶面１００を
半導体基板面として異方性エツチングによつて形
成するＶ溝に本発明を適用することは勿論可能で
ある。
シヨン・バイ・オキサイド・アンド・ポリシリコ
ン）構造と呼ぶが、従来の形成方法ではSiO2膜
２が多結晶シリコン１４上面に生成するSiO2膜
１５と接するために顕著なバーズビークを発生し
ていたが、本発明によればこれを抑制することが
できる。又、上記のＵ溝の他に、結晶面１００を
半導体基板面として異方性エツチングによつて形
成するＶ溝に本発明を適用することは勿論可能で
ある。
以上の様に、本発明は素子形成領域にストレス
を与えて結晶欠陥を誘発させることのない様に
SiO2膜を介在させたSi3N4膜をマスクとして行な
う選択酸化法であつて、しかもバーズビークの発
生を抑止してアイソレーシヨン領域を小さくし、
集積度の向上に寄与する極めて実用効果の大きい
発明である。
を与えて結晶欠陥を誘発させることのない様に
SiO2膜を介在させたSi3N4膜をマスクとして行な
う選択酸化法であつて、しかもバーズビークの発
生を抑止してアイソレーシヨン領域を小さくし、
集積度の向上に寄与する極めて実用効果の大きい
発明である。
第１図は従来の問題点を説明するための断面図
第２図ａ〜ｄ及び第３図ａ〜ｅは本発明の実施例
の工程順断面図である。 図中、１は半導体基板、２はSiO2膜、３は
Si3N4膜、５はアイソレーシヨン領域、６は第２
層のSi3N4膜、６′はイオン注入されないアイソ
レーシヨン領域周囲側部の第２層のSi3N4膜、１
１はエピタキシヤル層、４，７，１６はアイソレ
ーシヨンの絶縁膜を示している。
第２図ａ〜ｄ及び第３図ａ〜ｅは本発明の実施例
の工程順断面図である。 図中、１は半導体基板、２はSiO2膜、３は
Si3N4膜、５はアイソレーシヨン領域、６は第２
層のSi3N4膜、６′はイオン注入されないアイソ
レーシヨン領域周囲側部の第２層のSi3N4膜、１
１はエピタキシヤル層、４，７，１６はアイソレ
ーシヨンの絶縁膜を示している。
Claims (1)
- １ 半導体基板上に、二酸化シリコン膜及び該二
酸化シリコン膜上に積層された第１層の窒化シリ
コン膜とから成る絶縁層の所定パターンを部分的
に形成する工程、該基板上全面に第２層の窒化シ
リコン膜を形成する工程、該基板上に形成された
第２層の窒化シリコン膜表面にイオン注入により
不純物を導入する工程、導入された不純物の濃度
が大であるほどエツチング速度の速いエツチング
手段により不純物の導入された第２層の窒化シリ
コン膜全面をエツチングして該基板表面を露出さ
せると共に該第２層の窒化シリコン膜の前記絶縁
層側面上の部分を残す工程、第１層及び第２層の
窒化シリコン膜をマスクとして半導体基板を選択
酸化する工程を含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6736280A JPS56164550A (en) | 1980-05-21 | 1980-05-21 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6736280A JPS56164550A (en) | 1980-05-21 | 1980-05-21 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56164550A JPS56164550A (en) | 1981-12-17 |
| JPS6322065B2 true JPS6322065B2 (ja) | 1988-05-10 |
Family
ID=13342821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6736280A Granted JPS56164550A (en) | 1980-05-21 | 1980-05-21 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56164550A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270846A (ja) * | 1985-05-24 | 1986-12-01 | Matsushita Electronics Corp | 半導体装置 |
| JP2685448B2 (ja) * | 1987-07-10 | 1997-12-03 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPH04127433A (ja) * | 1990-09-18 | 1992-04-28 | Sharp Corp | 半導体素子分離領域の形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165637A (en) * | 1979-06-11 | 1980-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor integrated circuit |
-
1980
- 1980-05-21 JP JP6736280A patent/JPS56164550A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165637A (en) * | 1979-06-11 | 1980-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56164550A (en) | 1981-12-17 |
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