JPS58200553A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58200553A JPS58200553A JP8301282A JP8301282A JPS58200553A JP S58200553 A JPS58200553 A JP S58200553A JP 8301282 A JP8301282 A JP 8301282A JP 8301282 A JP8301282 A JP 8301282A JP S58200553 A JPS58200553 A JP S58200553A
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- JP
- Japan
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- film
- substrate
- electrode
- groove
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、詳しくは、絶縁物を介して
多結晶あるいは非晶質シリコンが充填された溝によって
、複数の半導体素子が互いに分離された半導体装置に関
する。
多結晶あるいは非晶質シリコンが充填された溝によって
、複数の半導体素子が互いに分離された半導体装置に関
する。
半導体基板に４を形成して溝内に誘電体材料を充填して
半導体水子間の絶縁分離（アイソレーション）を行なう
方法は、従来のＰＮ接合分離法に比べて、所要面積と寄
生容量が非常に小さく、高集積高速ＬＳＩに通した方法
である。ところが、基板とのコンタクトを表面から取る
場合（基板のつり上げ）には、埋込ノーを形成する際に
マスクを用いて基板のつり上げ領域に埋込層が形成され
ないようにしておく必要があり、プロセスが複雑になる
と゛同時にその分だけ所要面積が増す欠点があった。
半導体水子間の絶縁分離（アイソレーション）を行なう
方法は、従来のＰＮ接合分離法に比べて、所要面積と寄
生容量が非常に小さく、高集積高速ＬＳＩに通した方法
である。ところが、基板とのコンタクトを表面から取る
場合（基板のつり上げ）には、埋込ノーを形成する際に
マスクを用いて基板のつり上げ領域に埋込層が形成され
ないようにしておく必要があり、プロセスが複雑になる
と゛同時にその分だけ所要面積が増す欠点があった。
本発明の目的は、上記従来技術の欠点を除去し、簡単な
プロセスで所要面積を増すことなしに基板のつり上げを
行なうことのできる半導体装ｒＷｔｋ提供することにあ
る。
プロセスで所要面積を増すことなしに基板のつり上げを
行なうことのできる半導体装ｒＷｔｋ提供することにあ
る。
上記目的を達成するために、本発明は溝の充填材料に用
いられている多結晶あるいは非晶質シリコンに不純物の
ドーピングを行なって基板と同じ導１１１ｄとし、この
シリコンと基板および表面の電極との間にコンタクトを
取ることによって１．基板のつ抄上げを行なうものであ
る。
いられている多結晶あるいは非晶質シリコンに不純物の
ドーピングを行なって基板と同じ導１１１ｄとし、この
シリコンと基板および表面の電極との間にコンタクトを
取ることによって１．基板のつ抄上げを行なうものであ
る。
アイソレーション領域を利用しているため基板つり上げ
のための専用領域が不要となるとともに、埋込層上選択
的に形成する必要がなくなり製造プロセスが簡単になる
という利点がある。
のための専用領域が不要となるとともに、埋込層上選択
的に形成する必要がなくなり製造プロセスが簡単になる
という利点がある。
以下、バイポーラ集積回路に関する実施列を用いて本発
明の詳細な説明する。
明の詳細な説明する。
実施列１
第１図に示ゝように、面方位ｒ１００）のＳｉ基板１の
表面に、コレクタ埋込層２を設け、その上にトランジス
タの能！５″・部分となるＳｉエピタキシャル４３（厚
さ約１，５μｍｌ−形成した後、その表面を熱酸化して
ＳｉＯ！膜４を形成し１さらにその上に周知のＣＶＤ法
によってＳ ｉ３ Ｎ４ 膜５を形成した。
表面に、コレクタ埋込層２を設け、その上にトランジス
タの能！５″・部分となるＳｉエピタキシャル４３（厚
さ約１，５μｍｌ−形成した後、その表面を熱酸化して
ＳｉＯ！膜４を形成し１さらにその上に周知のＣＶＤ法
によってＳ ｉ３ Ｎ４ 膜５を形成した。
次に、通常のホトエツチング法を用いてＳ ’ ｆｉ
Ｎ４膜５をパターニングし、露出された部分のｓｈｏｗ
膜４をエツチングして除去した後、反応性スパッタエツ
チング法を用いてＳｉをエツチングし、埋込層２を突き
抜けるほぼ垂直な溝６全形成した（第２図）。
Ｎ４膜５をパターニングし、露出された部分のｓｈｏｗ
膜４をエツチングして除去した後、反応性スパッタエツ
チング法を用いてＳｉをエツチングし、埋込層２を突き
抜けるほぼ垂直な溝６全形成した（第２図）。
次に、チャネル発生防止の目的で埋込層２と反対の導電
性を持つ不純物を、イオン打込み法によって溝６．）低
面に導入し、チャネルストツノく層７を形成した。Ｎ２
＃囲、鰹、中１アニールした後、８１ ｓ Ｎ４膜５を
マスクに、ｔ 、全行ない溝内に厚いＳｔｅｗ膜８
（２０００〜５０００Ａ）を形成した。マスクに用い
た上記８１ｓＮａ膜５を除去した後、再び５ｉｌＮ４膜
９を全面に被着した。次に、ホトエツチング法−を用い
て溝の底面の一部に、５ｉｓＮｔ膜９および５ｔｏｔ膜
８を突き抜ける穴１０を形成したＣ第３図）。
性を持つ不純物を、イオン打込み法によって溝６．）低
面に導入し、チャネルストツノく層７を形成した。Ｎ２
＃囲、鰹、中１アニールした後、８１ ｓ Ｎ４膜５を
マスクに、ｔ 、全行ない溝内に厚いＳｔｅｗ膜８
（２０００〜５０００Ａ）を形成した。マスクに用い
た上記８１ｓＮａ膜５を除去した後、再び５ｉｌＮ４膜
９を全面に被着した。次に、ホトエツチング法−を用い
て溝の底面の一部に、５ｉｓＮｔ膜９および５ｔｏｔ膜
８を突き抜ける穴１０を形成したＣ第３図）。
次に、公知の方法を用いて溝の中に多結晶シリコン１１
を埋込み、表面にＳｔｅｗ膜１２．８ｉ１Ｎ４膜１３を
形成したＣ第４図）。
を埋込み、表面にＳｔｅｗ膜１２．８ｉ１Ｎ４膜１３を
形成したＣ第４図）。
次に、溝の底面の上記穴１０を開けた部分の多結晶シリ
コン１４にイオン打込み法を用いて基板１と同導電型の
不純物を導入した。さらに、コレクタ取り出し用の拡散
層１５、ベース領域１６、エミッタ領域１７全形成し、
表面のパッシベーション膜に穴を開けてコレクタ電極１
８、エミッタ電極１９、ベース電極２０、基板つり上げ
電極２１を形成してトランジスタが完成した（第５図）
。
コン１４にイオン打込み法を用いて基板１と同導電型の
不純物を導入した。さらに、コレクタ取り出し用の拡散
層１５、ベース領域１６、エミッタ領域１７全形成し、
表面のパッシベーション膜に穴を開けてコレクタ電極１
８、エミッタ電極１９、ベース電極２０、基板つり上げ
電極２１を形成してトランジスタが完成した（第５図）
。
比較のために従来法で作製したトランジスタを：：
第６図に示す。第６図において、記号２２は基板つり上
げ用の拡散層である。第６図から明らかなように従来の
トランジスタではベース電極２０と基板つり上げ用電極
２１との間にアイソレーション用の溝が存在していたの
に対し、第５図に示したトランジスタでは溝の側壁のみ
しか存在していないので所要面積が２０％以上減少した
。
げ用の拡散層である。第６図から明らかなように従来の
トランジスタではベース電極２０と基板つり上げ用電極
２１との間にアイソレーション用の溝が存在していたの
に対し、第５図に示したトランジスタでは溝の側壁のみ
しか存在していないので所要面積が２０％以上減少した
。
次に、セル７アライ／技術を用いてプロセス全一に簡略
化した実施列を述べる。
化した実施列を述べる。
実施列２
上記＝ｇ２図まで工程は実施列１と同じなので、その後
の工程について述べる。
の工程について述べる。
Ｓｉエツチングの後、８’ｓＮ４膜５をマスクに用いて
選択酸化を行ない溝内にｓｉｏｗ膜８を形成し、マスク
に用いた５ｉｓＮａ膜５を残したままその上に８ｉ３Ｎ
、膜ｇを被着した。ここで、エピタキシャル層３の上に
はＳｉ！Ｎ４膜５と５ｉＳＮ４膜９が重なって厚いｓ
ｉ 、Ｎ、膜２３が形成されている（第７図）。
選択酸化を行ない溝内にｓｉｏｗ膜８を形成し、マスク
に用いた５ｉｓＮａ膜５を残したままその上に８ｉ３Ｎ
、膜ｇを被着した。ここで、エピタキシャル層３の上に
はＳｉ！Ｎ４膜５と５ｉＳＮ４膜９が重なって厚いｓ
ｉ 、Ｎ、膜２３が形成されている（第７図）。
次に、方向性のドライエツチング（例えば反応性スパッ
タエツチング等）を用いて上記８ｉｓＮ４膜９を上から
エツチングすると溝の底面の５ｉＳＮ＜嘆９のみが除去
されて、溝の側面の５ｉｓＮ、膜９とエピタキシャル層
の上面のＳ ｔ ｓ Ｎ４膜２３が残った。
タエツチング等）を用いて上記８ｉｓＮ４膜９を上から
エツチングすると溝の底面の５ｉＳＮ＜嘆９のみが除去
されて、溝の側面の５ｉｓＮ、膜９とエピタキシャル層
の上面のＳ ｔ ｓ Ｎ４膜２３が残った。
さらに、ガスを変えてＳｉ８Ｎ４膜２３．９をマスクに
して溝の底面のＳｉＯ［膜８をエツチングしｆここはｗ
ｅｔエッチでもよい）、Ｓｉ基板１を露出した後、イオ
ン打込み法で溝の底部にチャネルストッパ層２４會設け
た（第８図）。
して溝の底面のＳｉＯ［膜８をエツチングしｆここはｗ
ｅｔエッチでもよい）、Ｓｉ基板１を露出した後、イオ
ン打込み法で溝の底部にチャネルストッパ層２４會設け
た（第８図）。
次に、公知の方法を用いて溝の中に多結晶シリコンを埋
込み、熱拡散法を用いてこの多結晶シリコンに基板と同
じ導電型の不織物を導入し、低抵抗の多結晶シリコン層
２５を形成した。そして、表面にｓｉｏ、膜１２とｓｔ
、Ｎ、膜１３を形成した（第９図）。
込み、熱拡散法を用いてこの多結晶シリコンに基板と同
じ導電型の不織物を導入し、低抵抗の多結晶シリコン層
２５を形成した。そして、表面にｓｉｏ、膜１２とｓｔ
、Ｎ、膜１３を形成した（第９図）。
以下、実施例１と同様の工程でトランジスタを作製した
（第１０図）。
（第１０図）。
本実癩例ではアイソレーション領域の全底面で基板との
コンタクトｔ−取っていることと、埋込み用の多結晶シ
リコンの全面に高濃度の拡散を行なっていることから、
電極２１と基板との導通が非常に良く、基板のつり上げ
が確実に行なえる特長がある。そのため、寄生効果が問
題となるメモリ回路等に本発明を適用すると特に有効で
ある。
コンタクトｔ−取っていることと、埋込み用の多結晶シ
リコンの全面に高濃度の拡散を行なっていることから、
電極２１と基板との導通が非常に良く、基板のつり上げ
が確実に行なえる特長がある。そのため、寄生効果が問
題となるメモリ回路等に本発明を適用すると特に有効で
ある。
本実施列では、溝の形状がＵ字形のものについて述べた
が、他の形状（例えば７字形、７字形等）についても本
発明の実施かり能であることはいうまでもない。
が、他の形状（例えば７字形、７字形等）についても本
発明の実施かり能であることはいうまでもない。
また、溝の埋込みに多結晶シリコンを用いてｂるが、非
晶質シリコンを用いることももちろん可能である。
晶質シリコンを用いることももちろん可能である。
第１図〜第５図は本発明の実施列を示す工程図、第６図
は従来のトランジスタの構造を示す断面図、＠７図〜第
１０図は本発明の他の実施例を示す工程図である。 １・・・シリコン基板、２・・・コレクタ埋込層、３・
・・エピタキシャル成長層、４・・・ＳｉＯ！ＩＩＩＥ
、５・・・Ｓｌｓに膜、６・・はぼ垂直な溝、７・・・
チャネルストッパ層、８・・・５ｆＯｔ膜、９・・・Ｓ
ｉ、Ｎ、Ｉ嗅１．１０・・・孔、１１・・・多結晶シリ
コン、１２・・・Ｓ ”Ｏン膜、１３・・・Ｓ ｉｓ
Ｎ４膜、１４・・・ドープされた多結晶シリコン、１５
・・・用 コレクタ取出し拡散層、１６・・・ベース領域、１７＾ ・・・エミッタ領域、１８・・・コレクタ電極、１９・
・・エミッタ電極、２０・・・ベース電極、２１・・・
基板つり上げ用電極、２２・・・基板取出し用拡散１−
１２３・・・Ｓ’ｌＮ４膜、２４・・チャネルストツノ
ＺＪ＠、２５・・・ド第７ 口 第δ 図 ３ ２ １ ’ｆ、 ｔｏ 図
は従来のトランジスタの構造を示す断面図、＠７図〜第
１０図は本発明の他の実施例を示す工程図である。 １・・・シリコン基板、２・・・コレクタ埋込層、３・
・・エピタキシャル成長層、４・・・ＳｉＯ！ＩＩＩＥ
、５・・・Ｓｌｓに膜、６・・はぼ垂直な溝、７・・・
チャネルストッパ層、８・・・５ｆＯｔ膜、９・・・Ｓ
ｉ、Ｎ、Ｉ嗅１．１０・・・孔、１１・・・多結晶シリ
コン、１２・・・Ｓ ”Ｏン膜、１３・・・Ｓ ｉｓ
Ｎ４膜、１４・・・ドープされた多結晶シリコン、１５
・・・用 コレクタ取出し拡散層、１６・・・ベース領域、１７＾ ・・・エミッタ領域、１８・・・コレクタ電極、１９・
・・エミッタ電極、２０・・・ベース電極、２１・・・
基板つり上げ用電極、２２・・・基板取出し用拡散１−
１２３・・・Ｓ’ｌＮ４膜、２４・・チャネルストツノ
ＺＪ＠、２５・・・ド第７ 口 第δ 図 ３ ２ １ ’ｆ、 ｔｏ 図
Claims (1)
- アイソレーション用溝内に絶縁膜を介して充填された多
結晶もしくは非晶質シリコンが、上記溝の底部において
半導体基板と電気的に接続されであることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8301282A JPS58200553A (ja) | 1982-05-19 | 1982-05-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8301282A JPS58200553A (ja) | 1982-05-19 | 1982-05-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200553A true JPS58200553A (ja) | 1983-11-22 |
Family
ID=13790328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8301282A Pending JPS58200553A (ja) | 1982-05-19 | 1982-05-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200553A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045904A (en) * | 1987-12-21 | 1991-09-03 | Yutaka Kobayashi | Semiconductor device including an improved trench arrangement |
| JPH04225260A (ja) * | 1990-12-26 | 1992-08-14 | Nec Corp | 半導体装置およびその製造方法 |
| US5179038A (en) * | 1989-12-22 | 1993-01-12 | North American Philips Corp., Signetics Division | High density trench isolation for MOS circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562733A (en) * | 1978-11-03 | 1980-05-12 | Ibm | Method of forming narrow region on silicon substrate |
-
1982
- 1982-05-19 JP JP8301282A patent/JPS58200553A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562733A (en) * | 1978-11-03 | 1980-05-12 | Ibm | Method of forming narrow region on silicon substrate |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045904A (en) * | 1987-12-21 | 1991-09-03 | Yutaka Kobayashi | Semiconductor device including an improved trench arrangement |
| US5179038A (en) * | 1989-12-22 | 1993-01-12 | North American Philips Corp., Signetics Division | High density trench isolation for MOS circuits |
| JPH04225260A (ja) * | 1990-12-26 | 1992-08-14 | Nec Corp | 半導体装置およびその製造方法 |
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