JPS59977B2 - 絶縁ゲ−ト型集積回路 - Google Patents
絶縁ゲ−ト型集積回路Info
- Publication number
- JPS59977B2 JPS59977B2 JP1199176A JP1199176A JPS59977B2 JP S59977 B2 JPS59977 B2 JP S59977B2 JP 1199176 A JP1199176 A JP 1199176A JP 1199176 A JP1199176 A JP 1199176A JP S59977 B2 JPS59977 B2 JP S59977B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- nitride film
- film
- silicon
- capacitive element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は集積回路メモリ（工Ｃメモリ）に好適な絶縁
ゲート型集積回路（ＭＯＳ−ＩＣ）に関する。
ゲート型集積回路（ＭＯＳ−ＩＣ）に関する。
ＭＯＳ−ＩＣは一導電型半導体基体の所定の活性領域に
絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジス
タ）と基体に絶縁部材を介して電極を設けた容量素子を
用いる。
絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジス
タ）と基体に絶縁部材を介して電極を設けた容量素子を
用いる。
とくに１トランジスタ型ＩＣメモリにおいては、容量素
子の能率を高めるため絶縁部材としてシリコン窒化膜の
ように高誘電率の絶縁部材の介在が好ましい。しかしな
がらシリコン窒化膜は基体の熱酸化で得られるようなシ
リコン酸化膜に比して欠陥密度が高く、高信頼の容量素
子を得ることが困難である。この発明の目的は、高能率
高信頼の容量素子を備えたＭＯＳ−ＩＣを提供すること
にある。この発明は、一導電型半導体基体の一表面の所
定の活性領域に絶縁ゲート型電界効果トランジスタと容
量素子とを有し、該容量素子が前記「表面と電極との間
にシリコン窒化膜を備えた集積回路において、前記シリ
コン窒化膜が前記活性領域を形成する選択酸化マスクと
して用いられた残部の絶縁部材であり、好ましくは容量
素子電極をマスクとしてシリコン窒化膜を残留せしめた
ことを特徴とする。この発明のＭＯＳ−ＩＣは、選択酸
化マスクとして用いたシリコン窒化膜を容量素子の絶縁
部材として用いるため、シリコン窒化膜の成長時に発生
する欠陥が熱酸化工程における酸化膜成長で埋まり、且
つ誘電体としての電気的特性も改善されて高信頼・高能
率の容量素子を含む。
子の能率を高めるため絶縁部材としてシリコン窒化膜の
ように高誘電率の絶縁部材の介在が好ましい。しかしな
がらシリコン窒化膜は基体の熱酸化で得られるようなシ
リコン酸化膜に比して欠陥密度が高く、高信頼の容量素
子を得ることが困難である。この発明の目的は、高能率
高信頼の容量素子を備えたＭＯＳ−ＩＣを提供すること
にある。この発明は、一導電型半導体基体の一表面の所
定の活性領域に絶縁ゲート型電界効果トランジスタと容
量素子とを有し、該容量素子が前記「表面と電極との間
にシリコン窒化膜を備えた集積回路において、前記シリ
コン窒化膜が前記活性領域を形成する選択酸化マスクと
して用いられた残部の絶縁部材であり、好ましくは容量
素子電極をマスクとしてシリコン窒化膜を残留せしめた
ことを特徴とする。この発明のＭＯＳ−ＩＣは、選択酸
化マスクとして用いたシリコン窒化膜を容量素子の絶縁
部材として用いるため、シリコン窒化膜の成長時に発生
する欠陥が熱酸化工程における酸化膜成長で埋まり、且
つ誘電体としての電気的特性も改善されて高信頼・高能
率の容量素子を含む。
また容量素子のシリコン窒化膜の食刻工程で容量素子電
極を形成するため、トランジスタのゲート電極を素子電
極と別個に用いることができ、集積回路における配線自
由度を増加し、集積度を増大することができる。本発明
の集積回路は、たとえば一導電型半導体基体の一表面に
選択的にシリコン窒化膜を被着し該シリコン窒化膜をマ
スクとして選択酸化を施して所定の活性領域を区画し、
向後前記マスクとして用いたシリコン窒化膜の一部の表
面を容量素子の一電極で被覆し、該一電極マスクとして
前記シリコン窒化膜を除去し、該除去により露呈した活
性領域表面に絶縁ゲート型電界効果トランジスタを形成
することを特徴とする製造方法で製造することができる
。
極を形成するため、トランジスタのゲート電極を素子電
極と別個に用いることができ、集積回路における配線自
由度を増加し、集積度を増大することができる。本発明
の集積回路は、たとえば一導電型半導体基体の一表面に
選択的にシリコン窒化膜を被着し該シリコン窒化膜をマ
スクとして選択酸化を施して所定の活性領域を区画し、
向後前記マスクとして用いたシリコン窒化膜の一部の表
面を容量素子の一電極で被覆し、該一電極マスクとして
前記シリコン窒化膜を除去し、該除去により露呈した活
性領域表面に絶縁ゲート型電界効果トランジスタを形成
することを特徴とする製造方法で製造することができる
。
次に、この発明の特徴をよレ良く理解するため、この発
明の実施例につき図を用いて説明する。
明の実施例につき図を用いて説明する。
第１図〜第３図はこの発明の一実施例を実現する主たる
製造工程での断面図である。この実施例のＭＯＳ−ＩＣ
は比抵抗１０Ω−ーのＰ型シリコン単結晶基体１の一表
面に２００λ〜１０００Ａ′のシリコン酸化膜２を熱酸
化成長しシリコン酸化膜２の表面にシリコン窒化膜３を
気相成長する。
製造工程での断面図である。この実施例のＭＯＳ−ＩＣ
は比抵抗１０Ω−ーのＰ型シリコン単結晶基体１の一表
面に２００λ〜１０００Ａ′のシリコン酸化膜２を熱酸
化成長しシリコン酸化膜２の表面にシリコン窒化膜３を
気相成長する。
このシリコン窒化膜３は後に活性領域を成す部分を残し
て選択的に食刻され、活性領域周辺の基体表面に表面濃
度が２×１０１６ｃＴｎ３の高濃度ボロン導入領域４が
設けられる。また、シリコン窒化膜３をマスクとして基
体を熱酸化処理することにより活性領域の周囲の基体表
面、即ち不活性領域の表面には１．０〜１．５μの厚い
シリコン酸化膜５が熱酸化成長する。この熱酸化処理で
シリコン窒化膜３は若干の熱酸化を受けて表面に２００
〜３００λのシリコン酸化膜６を形成する。次に、活性
領域上のシリコン窒化膜３の上面に燐添加の多結晶シリ
コン膜７を成長し、写真食刻により活性領域の一部の上
面に選択的に残し、このシリコン膜７を熱酸化して５０
００Ａ０程度のシリコン酸化膜８で被覆ｔる。
て選択的に食刻され、活性領域周辺の基体表面に表面濃
度が２×１０１６ｃＴｎ３の高濃度ボロン導入領域４が
設けられる。また、シリコン窒化膜３をマスクとして基
体を熱酸化処理することにより活性領域の周囲の基体表
面、即ち不活性領域の表面には１．０〜１．５μの厚い
シリコン酸化膜５が熱酸化成長する。この熱酸化処理で
シリコン窒化膜３は若干の熱酸化を受けて表面に２００
〜３００λのシリコン酸化膜６を形成する。次に、活性
領域上のシリコン窒化膜３の上面に燐添加の多結晶シリ
コン膜７を成長し、写真食刻により活性領域の一部の上
面に選択的に残し、このシリコン膜７を熱酸化して５０
００Ａ０程度のシリコン酸化膜８で被覆ｔる。
しかるのちシリコン酸化膜８をマスクとしてシリコン窒
化膜３を食刻する。この食刻工程でシリコン膜７と基体
１との間に介在するシリコン酸化膜２，６およびシリコ
ン窒化膜３は容量素子の絶縁部材として残留する（第２
図）。シリコン窒化膜３が除去された活性領域の表面に
５００λのシリコゾ酸化膜９をゲート絶縁膜として熱酸
化成長させ、このシリコン酸化膜９の上面に選択的にト
ランジスタのゲート電極としての多結晶シリコン膜１０
を形成する。
化膜３を食刻する。この食刻工程でシリコン膜７と基体
１との間に介在するシリコン酸化膜２，６およびシリコ
ン窒化膜３は容量素子の絶縁部材として残留する（第２
図）。シリコン窒化膜３が除去された活性領域の表面に
５００λのシリコゾ酸化膜９をゲート絶縁膜として熱酸
化成長させ、このシリコン酸化膜９の上面に選択的にト
ランジスタのゲート電極としての多結晶シリコン膜１０
を形成する。
このゲート電極をシリコンゲート型ＭＯＳ技術の不純物
導入マスクとして用い、イオン注入法によジ活性領域の
基体中に表面濃度１０１８１０２０ｃＴｎ３のＮ型領域
１１，１２を形成する。これらのＮ型領域は所定の開孔
（図示しない）を通して配線電極に導出され、同時にゲ
ート電極として用いられるシリコン膜１０の上面にゲー
ト配線電極１３が導電結合して通過する（第３図）。上
述の第１図〜第３図の実施例は１トランジスタ型のＭＯ
Ｓ−１Ｃメモリを示す。
導入マスクとして用い、イオン注入法によジ活性領域の
基体中に表面濃度１０１８１０２０ｃＴｎ３のＮ型領域
１１，１２を形成する。これらのＮ型領域は所定の開孔
（図示しない）を通して配線電極に導出され、同時にゲ
ート電極として用いられるシリコン膜１０の上面にゲー
ト配線電極１３が導電結合して通過する（第３図）。上
述の第１図〜第３図の実施例は１トランジスタ型のＭＯ
Ｓ−１Ｃメモリを示す。
すなわち、Ｎ型領域１１，１２がドレインおよびソース
領域として動作しシリコン膜１０がゲート電極として動
作するＭＯＳトランジスノと、主としてシリコン窒化膜
３を誘電体としてシリコン膜７の下面に有する容量素子
とを含むメモリセルを示している。シリコン窒化膜３の
上下の２００λ程度の薄いシリコン酸化膜２，６は容量
素子の安定動作を保障する。又、シリコン窒化膜３は厚
いシリコン酸化膜５の形成時の熱酸化処理で絶縁性が改
善され、かつピンホールのような欠陥が基体からの酸化
膜の侵入で無欠陥状態となる。従つてこの発明は高信頼
高能率のＭＯＳ−１Ｃを実現することができる。又、こ
のＭＯＳ−工Ｃはトランジスタのゲート電極の上面が直
接露呈するため、該電極と配線電極とを確実に導電結合
することができる。
領域として動作しシリコン膜１０がゲート電極として動
作するＭＯＳトランジスノと、主としてシリコン窒化膜
３を誘電体としてシリコン膜７の下面に有する容量素子
とを含むメモリセルを示している。シリコン窒化膜３の
上下の２００λ程度の薄いシリコン酸化膜２，６は容量
素子の安定動作を保障する。又、シリコン窒化膜３は厚
いシリコン酸化膜５の形成時の熱酸化処理で絶縁性が改
善され、かつピンホールのような欠陥が基体からの酸化
膜の侵入で無欠陥状態となる。従つてこの発明は高信頼
高能率のＭＯＳ−１Ｃを実現することができる。又、こ
のＭＯＳ−工Ｃはトランジスタのゲート電極の上面が直
接露呈するため、該電極と配線電極とを確実に導電結合
することができる。
第１図〜第３図はこの発明の一実施例を完成するための
主たる製造程におけるＭＯＳ−１Ｃの断面図である。 １・・・一導電型半導体基体、２・・・シリコン酸化膜
３・・・シリコン窒化膜、４・・・一導電型高不純物濃
度導入領域、５，６・・・シリコン酸化膜、７・・・多
結晶シリコン膜、８，９・・・シリコン酸化膜、１０・
・・多結晶シリコン膜、１１，１２・・・ドレイン及び
ソース領域、１３・・・ゲート電極。
主たる製造程におけるＭＯＳ−１Ｃの断面図である。 １・・・一導電型半導体基体、２・・・シリコン酸化膜
３・・・シリコン窒化膜、４・・・一導電型高不純物濃
度導入領域、５，６・・・シリコン酸化膜、７・・・多
結晶シリコン膜、８，９・・・シリコン酸化膜、１０・
・・多結晶シリコン膜、１１，１２・・・ドレイン及び
ソース領域、１３・・・ゲート電極。
Claims (1)
- １ 一導電型半導体基体の一表面の所定の活性領域に絶
縁ゲート型電界効果トランジスタと容量素子とを有し、
該容量素子が前記一表面と電極との間に誘電体膜を備え
た構造を有し、前記誘電体膜はシリコン窒化膜と該シリ
コン窒化膜を酸化してなるシリコン酸化膜とを含むこと
を特徴とする絶縁ゲート型集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1199176A JPS59977B2 (ja) | 1976-02-05 | 1976-02-05 | 絶縁ゲ−ト型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1199176A JPS59977B2 (ja) | 1976-02-05 | 1976-02-05 | 絶縁ゲ−ト型集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58016939A Division JPS58151056A (ja) | 1983-02-04 | 1983-02-04 | 容量素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5294782A JPS5294782A (en) | 1977-08-09 |
| JPS59977B2 true JPS59977B2 (ja) | 1984-01-10 |
Family
ID=11793038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1199176A Expired JPS59977B2 (ja) | 1976-02-05 | 1976-02-05 | 絶縁ゲ−ト型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59977B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430188U (ja) * | 1990-06-29 | 1992-03-11 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159887A (en) * | 1978-06-08 | 1979-12-18 | Nec Corp | Semiconductor memory device |
| JPS6018948A (ja) * | 1983-07-12 | 1985-01-31 | Nec Corp | 半導体集積回路装置 |
| JPS6049662A (ja) * | 1983-08-29 | 1985-03-18 | Nec Corp | 半導体装置の製造方法 |
| JPS60153158A (ja) * | 1984-01-23 | 1985-08-12 | Oki Electric Ind Co Ltd | キャパシタ誘電体膜の製造方法 |
| KR910006446B1 (ko) * | 1988-09-16 | 1991-08-24 | 삼성전자 주식회사 | 반도체 장치의 캐패시터 제조방법 |
-
1976
- 1976-02-05 JP JP1199176A patent/JPS59977B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430188U (ja) * | 1990-06-29 | 1992-03-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5294782A (en) | 1977-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0451071B2 (ja) | ||
| JPS59977B2 (ja) | 絶縁ゲ−ト型集積回路 | |
| JPH05283687A (ja) | 半導体素子の製造方法 | |
| JPS6095969A (ja) | 半導体集積回路の製造方法 | |
| JPH05114734A (ja) | 半導体装置 | |
| JPS5940571A (ja) | 半導体装置 | |
| JPH0228899B2 (ja) | ||
| JP2654056B2 (ja) | 半導体装置の製造方法 | |
| JPH0548108A (ja) | 半導体装置およびその製造方法 | |
| JPH0239091B2 (ja) | ||
| JPS63172457A (ja) | 半導体装置の製造方法 | |
| JPS5838939B2 (ja) | 集積回路 | |
| JPS6222453A (ja) | 素子分離領域の形成方法 | |
| JPS58200553A (ja) | 半導体装置 | |
| JP2990540B2 (ja) | 半導体装置 | |
| JPH0247853B2 (ja) | ||
| KR950005443B1 (ko) | 세미콘턱터/온/인슐레이터(soi)형 반도체 웨이퍼의 제조 방법 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JP2556155B2 (ja) | 半導体装置の製造方法 | |
| JPS5943832B2 (ja) | 半導体装置の製造方法 | |
| JP2000040808A (ja) | 半導体不揮発性記憶素子 | |
| JPS6238870B2 (ja) | ||
| JPH0582071B2 (ja) | ||
| JPH11289082A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2000138347A (ja) | 半導体装置の製造方法 |