JPH0451071B2 - - Google Patents
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- JPH0451071B2 JPH0451071B2 JP59501842A JP50184284A JPH0451071B2 JP H0451071 B2 JPH0451071 B2 JP H0451071B2 JP 59501842 A JP59501842 A JP 59501842A JP 50184284 A JP50184284 A JP 50184284A JP H0451071 B2 JPH0451071 B2 JP H0451071B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、又不揮発性半導体メモリー装置の
製造方法に関する。
製造方法に関する。
金属−窒化物−酸化物半導体（MNOS）メモ
リー装置及びシリコン・ゲートのSNOS装置は窒
化物フイルムと半導体基板との間に挟まれた薄い
メモリー酸化物に電荷を記憶することができる周
知の不揮発性メモリー装置である。（以下、
MNOSはSNOSを含むものとする。）MNOSトラ
ンジスタ及びその製造方法は米国特許明細書第
3719866号に開示してある。従来のSNOS装置の
製造方法は単結晶シリコン開始材料を使用するの
が典型的であり、半導体チツプ上の隣接する装置
を電気的に絶縁する厚い二酸化シリコン領域を形
成した後（典型的例では、部分シリコン酸化処理
による）、シリコン基板の熱酸化によつて薄い
（約25Åのオーダーの）メモリー酸化物フイルム
をゲート領域上に成長させる。メモリー酸化物を
形成する他の方式としてはCVD（chemical
Vapor Depoaition）法いわゆる気相成長法によ
るものがある。メモリー酸化物を形成した直後、
比較的厚い（約400Åのオーダーの）窒化シリコ
ンが、例えば、低圧気相成長（LPCVD）によつ
て酸化物フイルム又は被膜の上にデポジツト（付
着）され、それに続き金属／ポリシリコン・ゲー
トがその窒化物層の上に形成される。
リー装置及びシリコン・ゲートのSNOS装置は窒
化物フイルムと半導体基板との間に挟まれた薄い
メモリー酸化物に電荷を記憶することができる周
知の不揮発性メモリー装置である。（以下、
MNOSはSNOSを含むものとする。）MNOSトラ
ンジスタ及びその製造方法は米国特許明細書第
3719866号に開示してある。従来のSNOS装置の
製造方法は単結晶シリコン開始材料を使用するの
が典型的であり、半導体チツプ上の隣接する装置
を電気的に絶縁する厚い二酸化シリコン領域を形
成した後（典型的例では、部分シリコン酸化処理
による）、シリコン基板の熱酸化によつて薄い
（約25Åのオーダーの）メモリー酸化物フイルム
をゲート領域上に成長させる。メモリー酸化物を
形成する他の方式としてはCVD（chemical
Vapor Depoaition）法いわゆる気相成長法によ
るものがある。メモリー酸化物を形成した直後、
比較的厚い（約400Åのオーダーの）窒化シリコ
ンが、例えば、低圧気相成長（LPCVD）によつ
て酸化物フイルム又は被膜の上にデポジツト（付
着）され、それに続き金属／ポリシリコン・ゲー
トがその窒化物層の上に形成される。
以上説明したSNOS処理方法では、シリコン基
板の熱酸化によつてメモリー酸化物が形成された
ときに、酸化物は一定Sio2の量が正確ではなく、
化合していない遊離したシリコン（free
sillicon）を含んでしまう。メモリー酸化物中の
遊離したシリコンの存在はメモリー装置のチヤー
ジ保持特性に有害な影響を及ぼす。熱酸化によつ
てシリコン基板にメモリー酸化物を形成する場合
の他の欠点は、比較的低い温度でもシリコンの酸
化速度が速いため、酸化物の厚さを制御するのが
難かしいということである。同様に、CVDを用
いてメモリー酸化物を形成する場合、メモリー酸
化物の超薄特性（典型的に４−５原子厚）は非常
に注意深い酸化物デポジシヨンの制御を必要とす
る。その上、以上説明したような２つのメモリー
酸化物を形成する方式では、ピン・ホール及びそ
の他の欠陥のない均一な酸化物を形成するのが極
端に困難である。換言すると、SNOS装置のメモ
リー酸化物を形成する先行技術では完全な酸化物
の形成が困難であり、また酸化物の厚さの制御が
困難であるという欠点を有する。メモリー酸化物
の厚さが記憶保持力及び読書速度を決定するの
で、メモリー酸化物の厚さの変動（不確実性）は
装置の特性の変動（不確実性）を生じさせること
になる。なお、その他従来技術によるSNOS構造
の欠点としては、要求される高度な実行性能（動
作速度の高速化）を有するメモリー装置を形成す
るためには、単一結晶のみから成り、比較的電気
導電性が良く、かつ高い純度のモノリシツク・シ
リコン材料の基板を使用する必要があるというこ
とである。これら要求はすべて、集積回路チツプ
のコスト・アツプ要因となる。
板の熱酸化によつてメモリー酸化物が形成された
ときに、酸化物は一定Sio2の量が正確ではなく、
化合していない遊離したシリコン（free
sillicon）を含んでしまう。メモリー酸化物中の
遊離したシリコンの存在はメモリー装置のチヤー
ジ保持特性に有害な影響を及ぼす。熱酸化によつ
てシリコン基板にメモリー酸化物を形成する場合
の他の欠点は、比較的低い温度でもシリコンの酸
化速度が速いため、酸化物の厚さを制御するのが
難かしいということである。同様に、CVDを用
いてメモリー酸化物を形成する場合、メモリー酸
化物の超薄特性（典型的に４−５原子厚）は非常
に注意深い酸化物デポジシヨンの制御を必要とす
る。その上、以上説明したような２つのメモリー
酸化物を形成する方式では、ピン・ホール及びそ
の他の欠陥のない均一な酸化物を形成するのが極
端に困難である。換言すると、SNOS装置のメモ
リー酸化物を形成する先行技術では完全な酸化物
の形成が困難であり、また酸化物の厚さの制御が
困難であるという欠点を有する。メモリー酸化物
の厚さが記憶保持力及び読書速度を決定するの
で、メモリー酸化物の厚さの変動（不確実性）は
装置の特性の変動（不確実性）を生じさせること
になる。なお、その他従来技術によるSNOS構造
の欠点としては、要求される高度な実行性能（動
作速度の高速化）を有するメモリー装置を形成す
るためには、単一結晶のみから成り、比較的電気
導電性が良く、かつ高い純度のモノリシツク・シ
リコン材料の基板を使用する必要があるというこ
とである。これら要求はすべて、集積回路チツプ
のコスト・アツプ要因となる。
この発明は、基板上に導電性ゲートを形成し、
前記ゲート中央部上には比較的薄いメモリー部を
有し、前記ゲートの残る部分及び前記基板の該ゲ
ートに隣接する部分上には比較的厚い非メモリー
部を有する誘電体層を形成し、前記誘電体層上に
ドープされたポリシリコン層を形成し、前記ポリ
シリコン層を再結晶シリコンに変換する各工程を
含む不揮発性半導体メモリー装置の製造方法を提
供する。
前記ゲート中央部上には比較的薄いメモリー部を
有し、前記ゲートの残る部分及び前記基板の該ゲ
ートに隣接する部分上には比較的厚い非メモリー
部を有する誘電体層を形成し、前記誘電体層上に
ドープされたポリシリコン層を形成し、前記ポリ
シリコン層を再結晶シリコンに変換する各工程を
含む不揮発性半導体メモリー装置の製造方法を提
供する。
この発明の一実施例では、レーザ・ビームによ
り再結晶化した絶縁体上のシリコン内に形成した
不揮発性メモリー・トリゲート（trigate）電界
効果トランジスタを示している。この装置はシリ
コン／非シリコン基板上に形成された厚い絶縁層
とその上に形成された導電性ポリシリコン・ゲー
ト電極とを含む。ゲートの上には、比較的薄いメ
モリー部とメモリー部に隣接したメモリー装置の
ゲート絶縁体として働く比較的厚い非メモリー部
とから成る複合誘電体層（例えば、窒化物−オキ
シナイトライド−酸化物、又は窒化物−酸化物）
が形成される。ゲート絶縁体の上には、ゲートと
整列して形成されたソース及びドレインと、ソー
ス及びドレイン間の領域に比較的厚くドープされ
レーザ・ビームで再結晶されたシリコン層が形成
される。このシリコン層はチヤンネルとして作用
する。このメモリー・トランジスタは、従来の
SNOSトランジスタに比べて優れた電荷保持力又
は保持期間を有し、高密度に集積可能である。そ
の上、この装置は信頼性が高く、正確に再現（製
造）でき、経済性も有している。
り再結晶化した絶縁体上のシリコン内に形成した
不揮発性メモリー・トリゲート（trigate）電界
効果トランジスタを示している。この装置はシリ
コン／非シリコン基板上に形成された厚い絶縁層
とその上に形成された導電性ポリシリコン・ゲー
ト電極とを含む。ゲートの上には、比較的薄いメ
モリー部とメモリー部に隣接したメモリー装置の
ゲート絶縁体として働く比較的厚い非メモリー部
とから成る複合誘電体層（例えば、窒化物−オキ
シナイトライド−酸化物、又は窒化物−酸化物）
が形成される。ゲート絶縁体の上には、ゲートと
整列して形成されたソース及びドレインと、ソー
ス及びドレイン間の領域に比較的厚くドープされ
レーザ・ビームで再結晶されたシリコン層が形成
される。このシリコン層はチヤンネルとして作用
する。このメモリー・トランジスタは、従来の
SNOSトランジスタに比べて優れた電荷保持力又
は保持期間を有し、高密度に集積可能である。そ
の上、この装置は信頼性が高く、正確に再現（製
造）でき、経済性も有している。
上記のメモリー・トランジスタの製造方法の１
つの例としては次のようなものがある。低膨張性
基板材料（基板はシリコンである必要はない）を
用意し、その基板材料上に二酸化シリコン又は窒
化シリコンなどのような厚い絶縁層を形成する。
次に、高密度にドープしたポリシリコン・ゲート
を形成し、それに続き、ゲートの上及びそのゲー
トでカバーされていない絶縁層の上に窒化物層の
デポジシヨンを行う。その後、比較的厚いシリコ
ン層を窒化物の上に形成する。その後、ゲートの
中央部（メモリー部）の上の厚い酸化物を除去し
て、その下の窒化物を露出させる。それから、酸
化速度を制御しつつ酸化する低速酸化処理によつ
て、露出している窒化物の上面を薄い酸化物層に
変換する。そのようにして形成した薄い酸化物及
び窒化物層はその装置のメモリー誘電体層として
作用する。その後、その構造全体の上に比較的厚
いドープド・ポリシリコン層を形成して、レー
ザ・ビーム・アニール工程により再結晶シリコン
を形成する。ここでレーザ・アニールの前に、窒
化物のカプセル化非反射性被覆をポリシリコン層
の上に形成することもできる。その後、再結晶シ
リコン層をトランジスタのアクテイブ領域として
パターン化し、それに続き耐注入マスクを用いて
チヤンネル領域をマスクしてそこにソース及びド
レイン領域を形成する。
つの例としては次のようなものがある。低膨張性
基板材料（基板はシリコンである必要はない）を
用意し、その基板材料上に二酸化シリコン又は窒
化シリコンなどのような厚い絶縁層を形成する。
次に、高密度にドープしたポリシリコン・ゲート
を形成し、それに続き、ゲートの上及びそのゲー
トでカバーされていない絶縁層の上に窒化物層の
デポジシヨンを行う。その後、比較的厚いシリコ
ン層を窒化物の上に形成する。その後、ゲートの
中央部（メモリー部）の上の厚い酸化物を除去し
て、その下の窒化物を露出させる。それから、酸
化速度を制御しつつ酸化する低速酸化処理によつ
て、露出している窒化物の上面を薄い酸化物層に
変換する。そのようにして形成した薄い酸化物及
び窒化物層はその装置のメモリー誘電体層として
作用する。その後、その構造全体の上に比較的厚
いドープド・ポリシリコン層を形成して、レー
ザ・ビーム・アニール工程により再結晶シリコン
を形成する。ここでレーザ・アニールの前に、窒
化物のカプセル化非反射性被覆をポリシリコン層
の上に形成することもできる。その後、再結晶シ
リコン層をトランジスタのアクテイブ領域として
パターン化し、それに続き耐注入マスクを用いて
チヤンネル領域をマスクしてそこにソース及びド
レイン領域を形成する。
テーブル１はレーザ・ビーム再結晶SOI不揮発
性シリコン・トリゲートｎ−FETメモリー装置
を形成するための処理工程の概要を表わす。この
製造方法における個々工程を実施するための方式
の多くは周知の技術であり、この個々の工程を当
業者にとつて明らかな異なる方法に置き換えるこ
とはこの発明の範囲に含まれるというこことは注
意するべきである。
性シリコン・トリゲートｎ−FETメモリー装置
を形成するための処理工程の概要を表わす。この
製造方法における個々工程を実施するための方式
の多くは周知の技術であり、この個々の工程を当
業者にとつて明らかな異なる方法に置き換えるこ
とはこの発明の範囲に含まれるというこことは注
意するべきである。
図面に表わした厚さ及びその他の寸法は説明を
明確にするために選ばれたものであつて、限定す
る意味に解釈されるべきものではない。寸法はそ
の装置が使用されるべき動作還境に従つて大きく
も又は小さくもすることができる。
明確にするために選ばれたものであつて、限定す
る意味に解釈されるべきものではない。寸法はそ
の装置が使用されるべき動作還境に従つて大きく
も又は小さくもすることができる。
テーブル
レーザ・ビーム再結晶SOI
不揮発性メモリー装置のためのプロセス・フロー・チヤート
１ 開始材料：例えば高温ガラス
２ 絶縁酸化物１１の形成（第１図）（選択的）
３ ドープド・ポリシリコン・ゲート１２の形成
（第１図） ４ メモリー窒化物１３のデポジシヨン（第２
図） ５ 窒化物上に厚いLPCVD酸化物１４の形成
（第２図） ６ メモリー部の上のLPCVD酸化物１４の除去
１５（第２図） ７ メモリー部の窒化物上に対するメモリー酸化
物１６の形成（第３図） ８ ポリシリコン層の形成１７（第３図） ９ ポリシリコン層に対するｐ形（例えば、ボロ
ン）イオンの注入（第３図） 10 ポリシリコン上に対する非反射性窒化物被膜
１８（anti−reflective nitride cap）の形成
（第４図） 11 ポリシリコン層のレーザ・ビーム・再結晶１
７（laser beam recrystallization）（第４図） 12 窒化物被膜１８の除去（第５図） 13 再結晶シリコン１７の装置アクテイブ領域へ
のパターン化（第５図） 14 ゲートと整列するように設けられる再結晶シ
リコン層１７′上に対する耐注入マスク１９の
形成（第５図） 15 ソース及びドレインを形成するためのマスク
されていない再結晶シリコン１７′上に対する
ｎ形（例えば、燐）イオン注入（第５図） 16 耐注入マスク１９の除去（第６図） 17 低温酸化物２３の形成（第６図） 18 コンタクト・ホールの形成及び金属化（第６
図） 開始材料すなわち基板は、二酸化シリコン及び
窒化シリコンに比べて低い熱膨張率を有する材料
から成るウエハである。さらに、基板材料の膨張
は低いということだけでなく、その上に形成され
る各層がひび割れしないように、その基板上に形
成される各種材料層と同じような膨張率のものを
用いる。適切な基板材料はシリコン、高温ガラ
ス、酸化アルミニユーム及びセラミツクスなどで
ある。図において、基板１０はウエハのこれ以上
分割できない小さな単位となる部分だけを表わし
ている。基板１０を適当に洗浄後、その上に二酸
化シリコン又は窒化シリコンのような厚い絶縁材
料層１１を形成する（工程２）。典型的な絶縁層
１１の厚さは約10000Å（１ミクロン）である。
もし、絶縁層１１が酸化物であれば、それは気相
成長（CVD）で形成することができる。また基
板１０がシリコンの場合には、シリコンの高温
（約1000℃）酸化によつて形成することもできる。
絶縁層１１は絶縁酸化物と呼ばれ、それは基板１
０及び周囲の回路からメモリー装置を電気的に分
離又は絶縁する。もし、基板１０が高温ガラス材
料で作られるとき、基板自体がその装置に必要な
電気絶縁を提供することができるため、絶縁層１
１は省略することができる。次に約3000Åのポリ
シリコン層（以下、ポリシリコンという）が層
１１の表面全体の上にLPCVDのような従来のプ
ロセスによつて形成される。ポリシリコン層を
形成する他の方式としては、酸化物１１の上に
（約3500Å厚の）厚いポリシリコン層を形成して
後、約1000℃の温度で初期のポリシリコンを一
定期間酸化するという方法がある。この酸化工程
中に、ポリシリコンの表面層が酸化してポリシ
リコンの上に酸化物層が形成されるので、その
後、ポリシリコンの酸化物は従来の方式によつ
てエツチング除去される。以上のような方法によ
つて形成されたポリシリコン層はその上にある
ゲート誘電体層（後にその上に形成される）の早
期破壊（premature breakdown）及び漏洩電流
をひきおこすような表面のざらざらした凹凸及び
スパイクなどがなくなるであろう。この方法で形
成されるポリシリコンは、最終的に約3000Åの
厚さにされる。
（第１図） ４ メモリー窒化物１３のデポジシヨン（第２
図） ５ 窒化物上に厚いLPCVD酸化物１４の形成
（第２図） ６ メモリー部の上のLPCVD酸化物１４の除去
１５（第２図） ７ メモリー部の窒化物上に対するメモリー酸化
物１６の形成（第３図） ８ ポリシリコン層の形成１７（第３図） ９ ポリシリコン層に対するｐ形（例えば、ボロ
ン）イオンの注入（第３図） 10 ポリシリコン上に対する非反射性窒化物被膜
１８（anti−reflective nitride cap）の形成
（第４図） 11 ポリシリコン層のレーザ・ビーム・再結晶１
７（laser beam recrystallization）（第４図） 12 窒化物被膜１８の除去（第５図） 13 再結晶シリコン１７の装置アクテイブ領域へ
のパターン化（第５図） 14 ゲートと整列するように設けられる再結晶シ
リコン層１７′上に対する耐注入マスク１９の
形成（第５図） 15 ソース及びドレインを形成するためのマスク
されていない再結晶シリコン１７′上に対する
ｎ形（例えば、燐）イオン注入（第５図） 16 耐注入マスク１９の除去（第６図） 17 低温酸化物２３の形成（第６図） 18 コンタクト・ホールの形成及び金属化（第６
図） 開始材料すなわち基板は、二酸化シリコン及び
窒化シリコンに比べて低い熱膨張率を有する材料
から成るウエハである。さらに、基板材料の膨張
は低いということだけでなく、その上に形成され
る各層がひび割れしないように、その基板上に形
成される各種材料層と同じような膨張率のものを
用いる。適切な基板材料はシリコン、高温ガラ
ス、酸化アルミニユーム及びセラミツクスなどで
ある。図において、基板１０はウエハのこれ以上
分割できない小さな単位となる部分だけを表わし
ている。基板１０を適当に洗浄後、その上に二酸
化シリコン又は窒化シリコンのような厚い絶縁材
料層１１を形成する（工程２）。典型的な絶縁層
１１の厚さは約10000Å（１ミクロン）である。
もし、絶縁層１１が酸化物であれば、それは気相
成長（CVD）で形成することができる。また基
板１０がシリコンの場合には、シリコンの高温
（約1000℃）酸化によつて形成することもできる。
絶縁層１１は絶縁酸化物と呼ばれ、それは基板１
０及び周囲の回路からメモリー装置を電気的に分
離又は絶縁する。もし、基板１０が高温ガラス材
料で作られるとき、基板自体がその装置に必要な
電気絶縁を提供することができるため、絶縁層１
１は省略することができる。次に約3000Åのポリ
シリコン層（以下、ポリシリコンという）が層
１１の表面全体の上にLPCVDのような従来のプ
ロセスによつて形成される。ポリシリコン層を
形成する他の方式としては、酸化物１１の上に
（約3500Å厚の）厚いポリシリコン層を形成して
後、約1000℃の温度で初期のポリシリコンを一
定期間酸化するという方法がある。この酸化工程
中に、ポリシリコンの表面層が酸化してポリシ
リコンの上に酸化物層が形成されるので、その
後、ポリシリコンの酸化物は従来の方式によつ
てエツチング除去される。以上のような方法によ
つて形成されたポリシリコン層はその上にある
ゲート誘電体層（後にその上に形成される）の早
期破壊（premature breakdown）及び漏洩電流
をひきおこすような表面のざらざらした凹凸及び
スパイクなどがなくなるであろう。この方法で形
成されるポリシリコンは、最終的に約3000Åの
厚さにされる。
次に、ポリシリコン層は従来のホトリソグラ
フ及びエツチング技術によつて、ポリシリコン・
ゲート電極１２になるように輪郭が定められ、パ
ターン化される。次に、例えば、エネルギ約
100keV及びドーズ量1.4×1016イオン／平方セン
チメートルの燐イオンを注入することによつてゲ
ート電極１２をドープする。
フ及びエツチング技術によつて、ポリシリコン・
ゲート電極１２になるように輪郭が定められ、パ
ターン化される。次に、例えば、エネルギ約
100keV及びドーズ量1.4×1016イオン／平方セン
チメートルの燐イオンを注入することによつてゲ
ート電極１２をドープする。
次に、第２図を参照する。ポリシリコン・ゲー
ト１２を形成した後、ゲート１２及びゲート１２
でカバーされていない絶縁酸化物１１の上に、温
度約750℃及び圧力約400ミリトル（millitorr）下
で従来のLPCVDによつて窒化シリコン層１３
（約400Å厚）をデポジツト（付着）する（工程
４）。
ト１２を形成した後、ゲート１２及びゲート１２
でカバーされていない絶縁酸化物１１の上に、温
度約750℃及び圧力約400ミリトル（millitorr）下
で従来のLPCVDによつて窒化シリコン層１３
（約400Å厚）をデポジツト（付着）する（工程
４）。
その後、窒化物１３の上に比較的厚い（範囲
700〜800Å厚の）二酸化シリコン層１４が形成す
る（工程５）。酸化物層１４を形成する模範的な
技術はシラン及び酸素の混合反応ガスを使用し、
圧力約300ミリトル及び温度約420℃の低温を使用
したLPCVPによるものである。
700〜800Å厚の）二酸化シリコン層１４が形成す
る（工程５）。酸化物層１４を形成する模範的な
技術はシラン及び酸素の混合反応ガスを使用し、
圧力約300ミリトル及び温度約420℃の低温を使用
したLPCVPによるものである。
さらに、第２図を参照する。酸化物層１４のゲ
ート１２の中央部にあたる部分１５−１５（窒化
物１３′の上の部分（が従来のホトリソグラフ及
びエツチング技術を使用して除去され（工程６）、
窒化物１３のうち数字１３′で指定した部分が露
出される。
ート１２の中央部にあたる部分１５−１５（窒化
物１３′の上の部分（が従来のホトリソグラフ及
びエツチング技術を使用して除去され（工程６）、
窒化物１３のうち数字１３′で指定した部分が露
出される。
次に、第３図を参照する。第３図からわかるよ
うに、薄い酸化物（10〜40Å厚）１６が露出した
窒化物部分１３′の上に形成される（工程７）。薄
い酸化物１６及びその下にある窒化物１３′の部
分が、ゲート絶縁物１４−１６、１３−１３′の
うちのメモリー部分を構成する。ゲート１２の上
にある厚い酸化物１４及びその下の窒化物１３は
ゲート絶縁物１４−１６、１３−１３′の非メモ
リー部分を構成する。メモリー酸化物１６を形成
する１つの方式としてCVDによるものがある。
酸化物１６を形成する他の方式としては露出した
窒化物１３′の変換処理によるものがある。それ
は、例えば、露出した窒化物部１３′を、温度約
1000℃で約30分間ウエツト酸素を用いて酸化し、
それによつて露出した窒化物１３′の上部を約20
Å厚の酸化物層１６に変換することによつて達成
することができる。これらメモリー酸化物を形成
する両技術は、シリコンを多く含む酸化物及びあ
まり正確でない量のSiO2からなる複合層を生成
するような従来のSNOSプロセスにおけるシリコ
ン基板の酸化工程で形成されるメモリー酸化物と
は異なり、高度に正確な量のSiO2を生成するこ
とができる。メモリー酸化物１６の形成は、
CVD方式より酸化物１６の厚さの制御が良くで
きるため、変換処理方式の方がCVD方式より好
ましい。その上、酸化物を形成する変換処理方式
はメモリー誘電体層として大変好ましい露出窒化
物１３′と酸化物１６との間に挾まれたシリコ
ン・オキシナイトライドの超薄遷移層（図示して
いない）を生成することになる。その他、変換処
理方式の利点は、この工程（工程７）中、窒化物
１３の残り部分（すなわち、非露出部分）の上の
厚い（非メモリー）酸化物１４が強化されるとい
うことである。
うに、薄い酸化物（10〜40Å厚）１６が露出した
窒化物部分１３′の上に形成される（工程７）。薄
い酸化物１６及びその下にある窒化物１３′の部
分が、ゲート絶縁物１４−１６、１３−１３′の
うちのメモリー部分を構成する。ゲート１２の上
にある厚い酸化物１４及びその下の窒化物１３は
ゲート絶縁物１４−１６、１３−１３′の非メモ
リー部分を構成する。メモリー酸化物１６を形成
する１つの方式としてCVDによるものがある。
酸化物１６を形成する他の方式としては露出した
窒化物１３′の変換処理によるものがある。それ
は、例えば、露出した窒化物部１３′を、温度約
1000℃で約30分間ウエツト酸素を用いて酸化し、
それによつて露出した窒化物１３′の上部を約20
Å厚の酸化物層１６に変換することによつて達成
することができる。これらメモリー酸化物を形成
する両技術は、シリコンを多く含む酸化物及びあ
まり正確でない量のSiO2からなる複合層を生成
するような従来のSNOSプロセスにおけるシリコ
ン基板の酸化工程で形成されるメモリー酸化物と
は異なり、高度に正確な量のSiO2を生成するこ
とができる。メモリー酸化物１６の形成は、
CVD方式より酸化物１６の厚さの制御が良くで
きるため、変換処理方式の方がCVD方式より好
ましい。その上、酸化物を形成する変換処理方式
はメモリー誘電体層として大変好ましい露出窒化
物１３′と酸化物１６との間に挾まれたシリコ
ン・オキシナイトライドの超薄遷移層（図示して
いない）を生成することになる。その他、変換処
理方式の利点は、この工程（工程７）中、窒化物
１３の残り部分（すなわち、非露出部分）の上の
厚い（非メモリー）酸化物１４が強化されるとい
うことである。
第３図に表わすように、メモリー酸化物層１６
を形成した直後、LPCVDのような従来技術によ
つて混い酸化物１４及びメモリー酸化物１６の上
に、約4500〜5000Å厚の第２のポリシリコン層１
７（以下、ポリシリコンと呼ぶ）が形成される
（工程８）。ポリシリコンを直ちに形成することは
メモリー酸化物１６の不純物を最少にするために
重要なことである。その後、ポリシリコン層１
７は、例えば、エネルギ35keV及びドーズ量約
（１〜20）×1012イオン／平方センチメートルのボ
ロン・イオンを使用するイオン注入技術によつて
軽くドープされる（工程９）。このドーピングは
ポリシリコン層１７に必要な導電性を与えてそ
の下にあるゲート電極１２に通じるチヤンネルを
形成する。
を形成した直後、LPCVDのような従来技術によ
つて混い酸化物１４及びメモリー酸化物１６の上
に、約4500〜5000Å厚の第２のポリシリコン層１
７（以下、ポリシリコンと呼ぶ）が形成される
（工程８）。ポリシリコンを直ちに形成することは
メモリー酸化物１６の不純物を最少にするために
重要なことである。その後、ポリシリコン層１
７は、例えば、エネルギ35keV及びドーズ量約
（１〜20）×1012イオン／平方センチメートルのボ
ロン・イオンを使用するイオン注入技術によつて
軽くドープされる（工程９）。このドーピングは
ポリシリコン層１７に必要な導電性を与えてそ
の下にあるゲート電極１２に通じるチヤンネルを
形成する。
その後、第４図に表わすように、ポリシリコン
層１７はLPCVDのような従来のプロセスによ
つて形成される約400〜500Å厚の窒化物層１８で
カバーされる（工程10）。窒化物層１８は、次に
行われるポリシリコン層１７のレーザ・ビーム
再結晶のプロセス工程（工程11）中におけるポリ
シリコン層１７の上の非反射性被膜として用い
られる。
層１７はLPCVDのような従来のプロセスによ
つて形成される約400〜500Å厚の窒化物層１８で
カバーされる（工程10）。窒化物層１８は、次に
行われるポリシリコン層１７のレーザ・ビーム
再結晶のプロセス工程（工程11）中におけるポリ
シリコン層１７の上の非反射性被膜として用い
られる。
次に、ポリシリコン層１７をレーザ・ビーム
で露出し（工程11）て、その層１７を多結晶シリ
コン材料から単結晶の島を持つ材料に変換する。
レーザ・ビーム再結晶技術の一例としては、約
500℃の温度に加熱したチヤツクの上にウエハを
置き、スポツト・サイズが45ミクロンで、ステツ
プ・サイズ（すなわち、Ｙ方向への変位）が20ミ
クロンで、ビーム電力が約4.5ワツトの連続波ア
ルゴン・レーザを使用して、前記ウエハを約200
cm／秒の速度でＸ方向に走査するものがある。こ
のレーザ・ビーム再結晶工程により、強力なレー
ザ・ビームがポリシリコン層１７を局部的に
（不均一に）約1400℃を越える温度に加熱して、
ポリシリコン層１７を局部的に固体から溶融状
態に変換する。これらの領域は、冷却と同時に、
種々の結晶方向を持つ結晶格子に再結晶されるで
あろう。このような方法によつて再結晶されたポ
リシリコン層１７は以下、再結晶シリコン層１
７と呼ぶことにする。ポリシリコン・ゲート１２
は、ポリシリコン層１７に接近しているため、
レーザ・ビーム再結晶工程により、ゲート１２も
再結晶化されるかもしれない（注意：ゲート１２
は、中央部分が層１７からメモリー絶縁物１３′
−１６の厚さ分（約400〜450Å）だけ、及び外側
部分が非メモリー絶縁物１３−１４の厚さ分
（700〜850Å）だけ離れている。しかし、ポリシ
リコン・ゲート１２にレーザ・ビームによる再結
晶が起つても、装置の実行性能に有害な影響を及
ぼさないであろう。
で露出し（工程11）て、その層１７を多結晶シリ
コン材料から単結晶の島を持つ材料に変換する。
レーザ・ビーム再結晶技術の一例としては、約
500℃の温度に加熱したチヤツクの上にウエハを
置き、スポツト・サイズが45ミクロンで、ステツ
プ・サイズ（すなわち、Ｙ方向への変位）が20ミ
クロンで、ビーム電力が約4.5ワツトの連続波ア
ルゴン・レーザを使用して、前記ウエハを約200
cm／秒の速度でＸ方向に走査するものがある。こ
のレーザ・ビーム再結晶工程により、強力なレー
ザ・ビームがポリシリコン層１７を局部的に
（不均一に）約1400℃を越える温度に加熱して、
ポリシリコン層１７を局部的に固体から溶融状
態に変換する。これらの領域は、冷却と同時に、
種々の結晶方向を持つ結晶格子に再結晶されるで
あろう。このような方法によつて再結晶されたポ
リシリコン層１７は以下、再結晶シリコン層１
７と呼ぶことにする。ポリシリコン・ゲート１２
は、ポリシリコン層１７に接近しているため、
レーザ・ビーム再結晶工程により、ゲート１２も
再結晶化されるかもしれない（注意：ゲート１２
は、中央部分が層１７からメモリー絶縁物１３′
−１６の厚さ分（約400〜450Å）だけ、及び外側
部分が非メモリー絶縁物１３−１４の厚さ分
（700〜850Å）だけ離れている。しかし、ポリシ
リコン・ゲート１２にレーザ・ビームによる再結
晶が起つても、装置の実行性能に有害な影響を及
ぼさないであろう。
レーザ・ビームの代りにポリシリコン層１７
（第４図）を再結晶シリコンに変形することがで
きる他の技術としては、電子ビーム、グラフアイ
ト（黒鉛）・ストリツプ・ヒータ及びクオーツ・
ランプ技術がある。
（第４図）を再結晶シリコンに変形することがで
きる他の技術としては、電子ビーム、グラフアイ
ト（黒鉛）・ストリツプ・ヒータ及びクオーツ・
ランプ技術がある。
次に、濃縮弗化水素酸を使用して窒化物のカバ
ー層１８が除去される（工程12）。その後、再結
晶ポリシリコン層１７は従来のホトリソグラフ
及びエツチング技術によつて第５図に表わす構造
１７′にパターン化される（工程13）。構造１７′
はその上に形成される電界効果トランジスタのア
クテイブ領域となる。
ー層１８が除去される（工程12）。その後、再結
晶ポリシリコン層１７は従来のホトリソグラフ
及びエツチング技術によつて第５図に表わす構造
１７′にパターン化される（工程13）。構造１７′
はその上に形成される電界効果トランジスタのア
クテイブ領域となる。
その後、第５図に表わすように、ゲート１２に
対応する再結晶シリコン層１７′の上に耐注入マ
スク１９が形成される（工程14）。適切な耐注入
マスクの１つの例として、構造全体の上に形成さ
れた後、従来技術によつて第５図に表わす構造に
輪郭を画定されたホトレジスト材料層をあげるこ
とができる。他の適当な耐注入マスクとしては二
酸化シリコン層がある。この酸化物耐注入マスク
を形成するためには、その構造体の上に約9000〜
10000Å厚のドープされていない二酸化シリコン
層を形成し、従来のホトリソグラフ及びエツチン
グ技術によつて第５図に表わす構造にパターン化
する。ホトレジスト又は酸化物注入マスクのいず
れが使用されるかどうかに拘わらず、耐注入マス
ク１９はゲート１２とその位置が完全に整列する
ことが必要である。換言すると、耐注入マスク１
９は、次に続くソース−ドレイン注入工程（工程
15）中にチヤンネル領域２がドープされるのを防
ぐために設けられるものである。また、この位置
を正確に整列させることは、ソース及びドレイン
の位置とゲートの位置とが正しく配置されるよう
に保証するためにも必要である。
対応する再結晶シリコン層１７′の上に耐注入マ
スク１９が形成される（工程14）。適切な耐注入
マスクの１つの例として、構造全体の上に形成さ
れた後、従来技術によつて第５図に表わす構造に
輪郭を画定されたホトレジスト材料層をあげるこ
とができる。他の適当な耐注入マスクとしては二
酸化シリコン層がある。この酸化物耐注入マスク
を形成するためには、その構造体の上に約9000〜
10000Å厚のドープされていない二酸化シリコン
層を形成し、従来のホトリソグラフ及びエツチン
グ技術によつて第５図に表わす構造にパターン化
する。ホトレジスト又は酸化物注入マスクのいず
れが使用されるかどうかに拘わらず、耐注入マス
ク１９はゲート１２とその位置が完全に整列する
ことが必要である。換言すると、耐注入マスク１
９は、次に続くソース−ドレイン注入工程（工程
15）中にチヤンネル領域２がドープされるのを防
ぐために設けられるものである。また、この位置
を正確に整列させることは、ソース及びドレイン
の位置とゲートの位置とが正しく配置されるよう
に保証するためにも必要である。
耐注入マスク１９を形成した後、ｎ形イオン注
入処理を行ない再結晶シリコン層１７′にソース
２１及びドレイン２２を形成する（工程15）。注
入工程15は、典型的には、エネルギ約80〜
100keV及びドーズ量約１×1016イオン／平方セ
ンチメートルの燐イオンを使用して行われる。
入処理を行ない再結晶シリコン層１７′にソース
２１及びドレイン２２を形成する（工程15）。注
入工程15は、典型的には、エネルギ約80〜
100keV及びドーズ量約１×1016イオン／平方セ
ンチメートルの燐イオンを使用して行われる。
第５図及び第６図を参照する。この製造プロセ
スの次の工程は耐注入マスク１９を除去して（工
程16）、厚い（典型的に約9000〜10000Å厚）低温
酸化物（LTO）層２３を約420℃の温度で形成す
ることである（工程17）。LTO層２３は窒素環境
下で温度約900℃で強化（densify）される。この
強化工程中、夫々ソース及びドレイン領域２１，
２２に導入されたｎ形イオンも活性化される。そ
の後、LTO層２３がエツチングされ、ソース２
１、ドレイン２２及びゲート１２に通じるコンタ
クト・ホールが形成される（工程18）。次に、そ
れらコンタクト領域は次に形成されるべき金属層
とそれらメモリー装置の各種要素１２，２１，２
２との間の良い抵抗性コンタクトを保証するため
に強化される。そのコンタクト強化工程は典型的
には燐オキシクロライド（POCl3）デポジシヨン
と、POCl3層からの燐イオンが種々のコンタクト
領域に拡散するような熱拡散とを含むであろう。
スの次の工程は耐注入マスク１９を除去して（工
程16）、厚い（典型的に約9000〜10000Å厚）低温
酸化物（LTO）層２３を約420℃の温度で形成す
ることである（工程17）。LTO層２３は窒素環境
下で温度約900℃で強化（densify）される。この
強化工程中、夫々ソース及びドレイン領域２１，
２２に導入されたｎ形イオンも活性化される。そ
の後、LTO層２３がエツチングされ、ソース２
１、ドレイン２２及びゲート１２に通じるコンタ
クト・ホールが形成される（工程18）。次に、そ
れらコンタクト領域は次に形成されるべき金属層
とそれらメモリー装置の各種要素１２，２１，２
２との間の良い抵抗性コンタクトを保証するため
に強化される。そのコンタクト強化工程は典型的
には燐オキシクロライド（POCl3）デポジシヨン
と、POCl3層からの燐イオンが種々のコンタクト
領域に拡散するような熱拡散とを含むであろう。
その後、アルミニウムのような金属層が構造体
の上に形成される。次に、金属がパターン化され
て後、それが接触するシリコンの領域に溶融され
る。そのような２つのコンタクト２４，２５が第
６図に表わされ、夫々ソース２１及びドレイン２
２と電気接触を行う。パツシベーシヨン層の形成
のようなこの処理工程の残りの工程は周知の技術
であり、ここで説明する必要がないと思われる。
の上に形成される。次に、金属がパターン化され
て後、それが接触するシリコンの領域に溶融され
る。そのような２つのコンタクト２４，２５が第
６図に表わされ、夫々ソース２１及びドレイン２
２と電気接触を行う。パツシベーシヨン層の形成
のようなこの処理工程の残りの工程は周知の技術
であり、ここで説明する必要がないと思われる。
以上、レーザ・ビーム再結晶SOIシリコン・ゲ
ート電界効果トランジスタの形成プロセスを説明
したが、次にこのメモリー素子の動作を説明す
る。第６図を参照する。動作時に、例えば、パル
ス幅１〜100ミリ秒の大きな（典型的に約20〜25
ボルト）正の分極電位がゲート１２とその上にあ
る再結晶シリコン、すなわち、チヤンネル領域２
０（ソース２１及びドレイン２２は接地電位に維
持される）との間に供給されたときに、再結晶シ
リコン領域２０からの電子は、ゲート領域のメモ
リー酸化物１６を通してトンネルし、酸化物１６
−窒化物１３′の界面のオキシナイトライド、及
びおそらく窒化物１３′の内部にもトラツプされ
る。そのようにトラツプされた電子は正の分極電
位を除去した後もそこに留まり、トランジスタの
不揮発性メモリーを構成する。
ート電界効果トランジスタの形成プロセスを説明
したが、次にこのメモリー素子の動作を説明す
る。第６図を参照する。動作時に、例えば、パル
ス幅１〜100ミリ秒の大きな（典型的に約20〜25
ボルト）正の分極電位がゲート１２とその上にあ
る再結晶シリコン、すなわち、チヤンネル領域２
０（ソース２１及びドレイン２２は接地電位に維
持される）との間に供給されたときに、再結晶シ
リコン領域２０からの電子は、ゲート領域のメモ
リー酸化物１６を通してトンネルし、酸化物１６
−窒化物１３′の界面のオキシナイトライド、及
びおそらく窒化物１３′の内部にもトラツプされ
る。そのようにトラツプされた電子は正の分極電
位を除去した後もそこに留まり、トランジスタの
不揮発性メモリーを構成する。
このメモリーを消去するためには、再結晶シリ
コン領域２０に対して大きな負の分極電位（−20
〜−25ボルト、パルス幅１〜100ミリ秒）がゲー
ト１２に供給される。そのときゲート誘電体層１
３′及び１６にトラツプされていた電子はバツ
ク・トンネル現象によつてシリコン領域２０に戻
される。ゲート誘電体のトリゲート（trigate）
構造は消去動作のために重要な要素であるという
ことがわかつたであろう。そのような構造にしな
いと、一度書かれると、その後は消去できないで
あろう。
コン領域２０に対して大きな負の分極電位（−20
〜−25ボルト、パルス幅１〜100ミリ秒）がゲー
ト１２に供給される。そのときゲート誘電体層１
３′及び１６にトラツプされていた電子はバツ
ク・トンネル現象によつてシリコン領域２０に戻
される。ゲート誘電体のトリゲート（trigate）
構造は消去動作のために重要な要素であるという
ことがわかつたであろう。そのような構造にしな
いと、一度書かれると、その後は消去できないで
あろう。
この発明の方法による不揮発性メモリー装置は
モノリシツク単結晶シリコン基板の必要性を回避
することができるという利点を有する。また、以
上説明したメモリー装置の動作から明らかなよう
に、このレーザ・ビーム再結晶SOI電界効果トラ
ンジスタは従来のSNOS FETの動作モードと極
めて類似している。そのため、この装置は何の回
路の変更もなしに、容易に従来のSNOS FET装
置と交換することができる。
モノリシツク単結晶シリコン基板の必要性を回避
することができるという利点を有する。また、以
上説明したメモリー装置の動作から明らかなよう
に、このレーザ・ビーム再結晶SOI電界効果トラ
ンジスタは従来のSNOS FETの動作モードと極
めて類似している。そのため、この装置は何の回
路の変更もなしに、容易に従来のSNOS FET装
置と交換することができる。
このプロセスによる不揮発性メモリー装置を使
用することによつて、優秀な保持性能を実現する
ことができる。メモリー酸化物１６は窒化物１
３′の熱酸化によつて形成されるので（すべて第
６図を参照する）、厚さが均一であり、SiO2の品
質が一定となる。
用することによつて、優秀な保持性能を実現する
ことができる。メモリー酸化物１６は窒化物１
３′の熱酸化によつて形成されるので（すべて第
６図を参照する）、厚さが均一であり、SiO2の品
質が一定となる。
メモリー酸化物１６が精密に制御された方法で
形成することができるので、このプロセスは一貫
して信頼性のある装置を生産することができる。
更に、この装置の他の利点としては、従来の
SNOS装置のモノリシツク単結晶シリコン基板に
代わる再結晶シリコン１７′（第６図）は、隣り
合うアクテイブ領域との間に物理的な接続なし
に、個々の装置のアクテイブ領域毎にパターン化
されるので、このプロセスによつてチツプ上にセ
ルフ又は自己絶縁型デバイスを提供することがで
きるということである。この自己絶縁方式は装置
製造工程の数を少くするばかりでなく、高価なチ
ツプ面積又は不動産を節約することができる。
形成することができるので、このプロセスは一貫
して信頼性のある装置を生産することができる。
更に、この装置の他の利点としては、従来の
SNOS装置のモノリシツク単結晶シリコン基板に
代わる再結晶シリコン１７′（第６図）は、隣り
合うアクテイブ領域との間に物理的な接続なし
に、個々の装置のアクテイブ領域毎にパターン化
されるので、このプロセスによつてチツプ上にセ
ルフ又は自己絶縁型デバイスを提供することがで
きるということである。この自己絶縁方式は装置
製造工程の数を少くするばかりでなく、高価なチ
ツプ面積又は不動産を節約することができる。
以上、この実施例においては、レーザ・ビーム
再結晶SOI不揮発性シリコン・ゲートｎ−FET及
びその製造方法に限定して説明したが、この発明
はｐ−FETの製造にも最適である。この発明の
範囲内における変更の１例としては、シリコン・
ゲートの代りに、金属又は耐火性金属シリサイド
から成るゲートを使用するものがある。
再結晶SOI不揮発性シリコン・ゲートｎ−FET及
びその製造方法に限定して説明したが、この発明
はｐ−FETの製造にも最適である。この発明の
範囲内における変更の１例としては、シリコン・
ゲートの代りに、金属又は耐火性金属シリサイド
から成るゲートを使用するものがある。
他の変更は、ビギイ・バツク構造に形成され、
縦にスタツクされた共通ゲート不揮発性メモリー
装置対がある。現発明のこのバージヨンでは、ま
ずSNOS構造が、例えば、ｐ形シリコン基板上に
形成される。次に、その上にSOI構造を形成する
ために、工程４乃至18が行われる。この構造で
は、SNOS装置及びSOI装置のための共通ゲート
として単一シリコン・ゲートがその作用をする。
縦にスタツクされた共通ゲート不揮発性メモリー
装置対がある。現発明のこのバージヨンでは、ま
ずSNOS構造が、例えば、ｐ形シリコン基板上に
形成される。次に、その上にSOI構造を形成する
ために、工程４乃至18が行われる。この構造で
は、SNOS装置及びSOI装置のための共通ゲート
として単一シリコン・ゲートがその作用をする。
次に、下記の添付図面を参照してその例により
この発明の一実施例を説明する。第１図乃至第６
図は不揮発性電界効果トランジスタを製造する順
次工程の横断面図である。
この発明の一実施例を説明する。第１図乃至第６
図は不揮発性電界効果トランジスタを製造する順
次工程の横断面図である。
Claims (1)
- 【特許請求の範囲】 １ 基板１０，１１の上に導電性ゲート１２を形
成し、前記ゲート１２の上及びその近くの基板１
０，１１の上に誘電層１３，１４を形成し、前記
誘電層１３，１４上に導電層１７′を形成する工
程から成る不揮発性半導体メモリー装置の製造方
法において、 前記誘電層１３，１４は、前記ゲート１２の中
央部を覆う比較的薄い層のメモリー部１３′，１
６と、前記ゲート１２の残りの部分を覆う比較的
厚い層の非メモリー部とを有し、 前記誘電層１３，１４を形成する工程は、前記
ゲート１２のその近くの基板１０，１１を覆うよ
うにシリコン窒化物層１３を形成し、該シリコン
窒化物層１３の上に比較的厚いシリコン誘電層１
４を形成し、前記比較的厚いシリコン誘電層１４
の前記ゲート１２の中央部に相当する部分を除去
し、それにより露出したシリコン窒化物層１３′
の表面を熱酸化することにより前記露出したシリ
コン窒化物層１３′上に比較的薄いシリコン・オ
キシナイトライドと二酸化シリコンの二重層を形
成する工程を含み、 前記導電層１７′は、ドープされた多結晶シリ
コン層１７′を含み、 前記多結晶シリコン層１７′を再結晶シリコン
に変換し、 前記再結晶シリコン層にソース及びドレイン領
域２１，２２を形成し、 前記ソース及びドレイン領域２１，２２は、前
記再結晶シリコン層内のチヤンネル領域２０によ
り分離されている ことを特徴とする不揮発性半導体メモリー装置の
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/490,743 US4876582A (en) | 1983-05-02 | 1983-05-02 | Crystallized silicon-on-insulator nonvolatile memory device |
| US490743 | 1983-05-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60501284A JPS60501284A (ja) | 1985-08-08 |
| JPH0451071B2 true JPH0451071B2 (ja) | 1992-08-18 |
Family
ID=23949270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59501842A Granted JPS60501284A (ja) | 1983-05-02 | 1984-04-26 | 不揮発性半導体メモリー装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4876582A (ja) |
| EP (1) | EP0140965B1 (ja) |
| JP (1) | JPS60501284A (ja) |
| CA (1) | CA1211562A (ja) |
| DE (1) | DE3468768D1 (ja) |
| WO (1) | WO1984004418A1 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263279A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | 不揮発性メモリの製造方法 |
| JP2649511B2 (ja) * | 1986-02-05 | 1997-09-03 | 松下電子工業株式会社 | 半導体記憶装置 |
| US5514885A (en) * | 1986-10-09 | 1996-05-07 | Myrick; James J. | SOI methods and apparatus |
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| US5245452A (en) * | 1988-06-24 | 1993-09-14 | Matsushita Electronics Corporation | Active matric drive liquid crystal display device using polycrystalline silicon pixel electrodes |
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1983
- 1983-05-02 US US06/490,743 patent/US4876582A/en not_active Expired - Lifetime
-
1984
- 1984-03-15 CA CA000449639A patent/CA1211562A/en not_active Expired
- 1984-04-26 JP JP59501842A patent/JPS60501284A/ja active Granted
- 1984-04-26 EP EP84901915A patent/EP0140965B1/en not_active Expired
- 1984-04-26 WO PCT/US1984/000638 patent/WO1984004418A1/en active IP Right Grant
- 1984-04-26 DE DE8484901915T patent/DE3468768D1/de not_active Expired
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|---|---|
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