JPH1084053A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH1084053A JPH1084053A JP8237833A JP23783396A JPH1084053A JP H1084053 A JPH1084053 A JP H1084053A JP 8237833 A JP8237833 A JP 8237833A JP 23783396 A JP23783396 A JP 23783396A JP H1084053 A JPH1084053 A JP H1084053A
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- gate electrode
- floating gate
- film
- tunnel insulating
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Abstract
(57)【要約】
【課題】 トンネル絶縁膜の薄膜化に伴うトンネル絶縁
膜の信頼性の劣化を防止することができる浮遊ゲート型
の半導体記憶装置の製造方法を提供する。 【解決手段】 半導体シリコン基板１の一主面上に、素
子分離絶縁膜２によって分離された活性領域を形成す
る。次に、活性領域上にトンネル絶縁膜３を形成し、ト
ンネル酸化膜３上に、リンをドーピングしながら５００
℃以上５５０℃以下の低温でアモルファスシリコン膜４
を成長させ、浮遊ゲート電極５を形成する。ついで、浮
遊ゲート電極５上に層間絶縁膜６を形成し、層間絶縁膜
６上に制御ゲート電極７を形成する。５００℃以上５５
０℃以下の低温で成長させたアモルファスシリコン膜に
熱処理が行われることにより、粒径の大きな多結晶シリ
コンが成長し、前記浮遊ゲート電極５とトンネル絶縁膜
３の界面の平坦性が向上する。
膜の信頼性の劣化を防止することができる浮遊ゲート型
の半導体記憶装置の製造方法を提供する。 【解決手段】 半導体シリコン基板１の一主面上に、素
子分離絶縁膜２によって分離された活性領域を形成す
る。次に、活性領域上にトンネル絶縁膜３を形成し、ト
ンネル酸化膜３上に、リンをドーピングしながら５００
℃以上５５０℃以下の低温でアモルファスシリコン膜４
を成長させ、浮遊ゲート電極５を形成する。ついで、浮
遊ゲート電極５上に層間絶縁膜６を形成し、層間絶縁膜
６上に制御ゲート電極７を形成する。５００℃以上５５
０℃以下の低温で成長させたアモルファスシリコン膜に
熱処理が行われることにより、粒径の大きな多結晶シリ
コンが成長し、前記浮遊ゲート電極５とトンネル絶縁膜
３の界面の平坦性が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲート型不揮
発性メモリなどの半導体記憶装置を製造する半導体記憶
装置の製造方法に関するものである。
発性メモリなどの半導体記憶装置を製造する半導体記憶
装置の製造方法に関するものである。
【０００２】
【従来の技術】電気的に書き込みおよび消去が可能な不
揮発性メモリとして、浮遊ゲート型不揮発性メモリがよ
く知られている。近年、この浮遊ゲート型不揮発性メモ
リに用いるトンネル酸化膜として膜厚１０ｎｍ程度の高
信頼性の極薄酸化膜が要求されている。しかしながら、
この極薄酸化膜の信頼性を確保することは容易ではな
い。
揮発性メモリとして、浮遊ゲート型不揮発性メモリがよ
く知られている。近年、この浮遊ゲート型不揮発性メモ
リに用いるトンネル酸化膜として膜厚１０ｎｍ程度の高
信頼性の極薄酸化膜が要求されている。しかしながら、
この極薄酸化膜の信頼性を確保することは容易ではな
い。
【０００３】近年、信頼性の劣化を引き起こす要因の１
つとして、浮遊ゲート電極に用いている多結晶シリコン
とトンネル酸化膜界面の問題が見い出された（例えば、
Ｍ．ＵＳＨＩＹＡＭＡ etc.，１９９１ ＩＥＥＥ／Ｉ
ＲＰＳ，Ｐ３３１−Ｐ３３６）。すなわち、多結晶シリ
コンからなる浮遊ゲート電極を形成した後の熱処理によ
って多結晶シリコン粒界とトンネル酸化膜との界面に微
細な凹凸（オキサイドリッジ）が生じ、トンネル酸化膜
が部分的に薄くなる。これにより、トンネル酸化膜の一
部に電界が集中し、絶縁破壊特性が劣化する。そこで、
浮遊ゲート電極を形成した後の熱処理を低温化すること
でオキサイドリッジを抑制し、トンネル酸化膜の信頼性
を向上させる方法がよく知られている。
つとして、浮遊ゲート電極に用いている多結晶シリコン
とトンネル酸化膜界面の問題が見い出された（例えば、
Ｍ．ＵＳＨＩＹＡＭＡ etc.，１９９１ ＩＥＥＥ／Ｉ
ＲＰＳ，Ｐ３３１−Ｐ３３６）。すなわち、多結晶シリ
コンからなる浮遊ゲート電極を形成した後の熱処理によ
って多結晶シリコン粒界とトンネル酸化膜との界面に微
細な凹凸（オキサイドリッジ）が生じ、トンネル酸化膜
が部分的に薄くなる。これにより、トンネル酸化膜の一
部に電界が集中し、絶縁破壊特性が劣化する。そこで、
浮遊ゲート電極を形成した後の熱処理を低温化すること
でオキサイドリッジを抑制し、トンネル酸化膜の信頼性
を向上させる方法がよく知られている。
【０００４】また、最近では、浮遊ゲート電極として単
結晶シリコンを用いることで、ゲート酸化膜の信頼性を
向上させる方法も提案されている（特開平７−３０７３
９８号公報）。以下に、従来例として、浮遊ゲート型不
揮発性メモリの従来の製造方法を図２の工程順断面概略
図に従って説明する。
結晶シリコンを用いることで、ゲート酸化膜の信頼性を
向上させる方法も提案されている（特開平７−３０７３
９８号公報）。以下に、従来例として、浮遊ゲート型不
揮発性メモリの従来の製造方法を図２の工程順断面概略
図に従って説明する。
【０００５】まず、図２（ａ）のように、半導体シリコ
ン基板１０１の一主面上に、公知の選択酸化法により酸
化シリコン膜よりなる素子分離絶縁膜１０２を形成す
る。つぎに、図２（ｂ）のように、半導体シリコン基板
１０１上を酸化し、トンネル絶縁膜となりうる１０ｎｍ
厚の酸化シリコン膜１０３を形成し、その上に多結晶シ
リコン膜１０４を公知の気相成長法により堆積し、その
後、多結晶シリコン膜１０４中にリンの拡散を行う。
ン基板１０１の一主面上に、公知の選択酸化法により酸
化シリコン膜よりなる素子分離絶縁膜１０２を形成す
る。つぎに、図２（ｂ）のように、半導体シリコン基板
１０１上を酸化し、トンネル絶縁膜となりうる１０ｎｍ
厚の酸化シリコン膜１０３を形成し、その上に多結晶シ
リコン膜１０４を公知の気相成長法により堆積し、その
後、多結晶シリコン膜１０４中にリンの拡散を行う。
【０００６】つぎに、図２（ｃ）のように、フォトレジ
ストを用いた公知のフォトエッチング技術によりパター
ニングを行い、異方性ドライエッチング技術により、多
結晶シリコン膜１０４をエッチングし、浮遊ゲート電極
１０５を形成する。つぎに、図２（ｄ）のように、公知
の気相成長法により、酸化シリコン膜を堆積し、その
後、熱酸化処理を行い、層間絶縁膜１０６を形成する。
ついで、リンをドープした多結晶シリコン膜を堆積す
る。つぎに、フォトレジストを用いた公知のフォトエッ
チング技術によりパターニングを行い、公知の異方性ド
ライエッチング技術により、上記多結晶シリコン膜をエ
ッチングし、制御ゲート電極１０８を形成する。
ストを用いた公知のフォトエッチング技術によりパター
ニングを行い、異方性ドライエッチング技術により、多
結晶シリコン膜１０４をエッチングし、浮遊ゲート電極
１０５を形成する。つぎに、図２（ｄ）のように、公知
の気相成長法により、酸化シリコン膜を堆積し、その
後、熱酸化処理を行い、層間絶縁膜１０６を形成する。
ついで、リンをドープした多結晶シリコン膜を堆積す
る。つぎに、フォトレジストを用いた公知のフォトエッ
チング技術によりパターニングを行い、公知の異方性ド
ライエッチング技術により、上記多結晶シリコン膜をエ
ッチングし、制御ゲート電極１０８を形成する。
【０００７】その後、図示はしないが、通常のソース、
ドレイン形成、配線形成工程を経て浮遊ゲート型不揮発
性メモリを作製する。
ドレイン形成、配線形成工程を経て浮遊ゲート型不揮発
性メモリを作製する。
【０００８】
【発明が解決しようとする課題】上述のように従来の方
法で作製した浮遊ゲート型不揮発性メモリにおける多結
晶シリコン膜１０４とトンネル絶縁膜１０３の界面の断
面拡大図を図３に示す。多結晶シリコン膜１０４を形成
した後の熱処理（層間絶縁膜形成のための熱処理、ソー
ス，ドレイン拡散のための熱処理等）により、多結晶シ
リコン膜１０４の結晶粒が成長し、結晶粒界１０７が形
成される。そして、多結晶シリコン１０４の結晶粒界１
０７とトンネル絶縁膜１０３との界面付近でトンネル絶
縁膜１０３に凹凸が生じる。その結果、トンネル絶縁膜
１０３が部分的に薄くなり、多結晶シリコン膜１０４と
トンネル絶縁膜１０３の界面の平坦性が劣化する。これ
により、トンネル絶縁膜１０３の一部に電界が集中し、
絶縁破壊特性が劣化するいう課題を有していた。
法で作製した浮遊ゲート型不揮発性メモリにおける多結
晶シリコン膜１０４とトンネル絶縁膜１０３の界面の断
面拡大図を図３に示す。多結晶シリコン膜１０４を形成
した後の熱処理（層間絶縁膜形成のための熱処理、ソー
ス，ドレイン拡散のための熱処理等）により、多結晶シ
リコン膜１０４の結晶粒が成長し、結晶粒界１０７が形
成される。そして、多結晶シリコン１０４の結晶粒界１
０７とトンネル絶縁膜１０３との界面付近でトンネル絶
縁膜１０３に凹凸が生じる。その結果、トンネル絶縁膜
１０３が部分的に薄くなり、多結晶シリコン膜１０４と
トンネル絶縁膜１０３の界面の平坦性が劣化する。これ
により、トンネル絶縁膜１０３の一部に電界が集中し、
絶縁破壊特性が劣化するいう課題を有していた。
【０００９】本発明は、上記従来の課題を解決するもの
で、絶縁破壊特性の劣化を防止してトンネル絶縁膜の信
頼性を向上させることができる半導体記憶装置の製造方
法を提供することを目的とする。
で、絶縁破壊特性の劣化を防止してトンネル絶縁膜の信
頼性を向上させることができる半導体記憶装置の製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明は、半導体シリコン基板の一主面上に、素子分
離絶縁膜によって分離された活性領域を形成し、ついで
活性領域上にトンネリング媒体となりうるトンネル絶縁
膜を形成し、ついでトンネル絶縁膜上に、アモルファス
シリコンを成長させて浮遊ゲート電極を形成し、ついで
浮遊ゲート電極上に層間絶縁膜を介して制御ゲート電極
を形成する。この際、アモルファスシリコンの成長は、
５００℃以上５５０℃以下の低温でリン等の不純物をド
ーピングしながら行う。アモルファスシリコンは、後工
程で熱処理が施されることにより、０．５μｍ以上２．
０μｍ以下の粒径の大きな多結晶シリコンに変化するこ
とになる。
に本発明は、半導体シリコン基板の一主面上に、素子分
離絶縁膜によって分離された活性領域を形成し、ついで
活性領域上にトンネリング媒体となりうるトンネル絶縁
膜を形成し、ついでトンネル絶縁膜上に、アモルファス
シリコンを成長させて浮遊ゲート電極を形成し、ついで
浮遊ゲート電極上に層間絶縁膜を介して制御ゲート電極
を形成する。この際、アモルファスシリコンの成長は、
５００℃以上５５０℃以下の低温でリン等の不純物をド
ーピングしながら行う。アモルファスシリコンは、後工
程で熱処理が施されることにより、０．５μｍ以上２．
０μｍ以下の粒径の大きな多結晶シリコンに変化するこ
とになる。
【００１１】上記の熱処理は、浮遊ゲート電極の形成後
における層間絶縁膜の形成のための熱処理またはソース
・ドレイン拡散のための熱処理の際に、併せて行われる
ことになるが、層間絶縁膜形成工程やソース・ドレイン
拡散工程とは別の工程として熱処理を行ってもよい。上
記のように、アモルファスシリコンを０．５μｍ以上
２．０μｍ以下の粒径の大きな多結晶シリコンに変化さ
せるには、熱処理温度を７００℃以上１１００℃以下に
する。なお、８００℃以上１１００℃以下にするのが好
ましい。
における層間絶縁膜の形成のための熱処理またはソース
・ドレイン拡散のための熱処理の際に、併せて行われる
ことになるが、層間絶縁膜形成工程やソース・ドレイン
拡散工程とは別の工程として熱処理を行ってもよい。上
記のように、アモルファスシリコンを０．５μｍ以上
２．０μｍ以下の粒径の大きな多結晶シリコンに変化さ
せるには、熱処理温度を７００℃以上１１００℃以下に
する。なお、８００℃以上１１００℃以下にするのが好
ましい。
【００１２】
【発明の実施の形態】本発明者らの検討によれば、５５
０℃以下の低温で成長させたアモルファスシリコンを浮
遊ゲート電極に用いると、その後に高温（７００℃以上
１１００℃以下）の熱処理を施すことにより、０．５μ
ｍ以上２．０μｍ以下と粒径の非常に大きな多結晶シリ
コンを形成することができることを発見した。そして、
こうした粒径の大きい多結晶シリコンとトンネル絶縁膜
の界面では、オキサイドリッジが発生しにくいことを見
い出した。その結果、トンネル絶縁膜の一部に電界が集
中することが少なくなり、トンネル絶縁膜の信頼性を向
上させることができる。
０℃以下の低温で成長させたアモルファスシリコンを浮
遊ゲート電極に用いると、その後に高温（７００℃以上
１１００℃以下）の熱処理を施すことにより、０．５μ
ｍ以上２．０μｍ以下と粒径の非常に大きな多結晶シリ
コンを形成することができることを発見した。そして、
こうした粒径の大きい多結晶シリコンとトンネル絶縁膜
の界面では、オキサイドリッジが発生しにくいことを見
い出した。その結果、トンネル絶縁膜の一部に電界が集
中することが少なくなり、トンネル絶縁膜の信頼性を向
上させることができる。
【００１３】以下、本発明の実施の形態について、図１
の工程順断面概略図に従って説明する。まず、図１
（ａ）のように、半導体シリコン基板１の一主面上に、
公知の選択酸化技術により、酸化シリコン膜よりなる素
子分離絶縁膜２を形成する。ついで、図１（ｂ）のよう
に、半導体シリコン基板１上を１０ｎｍ厚に酸化し、ト
ンネル絶縁膜（酸化膜）３を形成する。つぎに、成長温
度として５００℃以上５５０℃以下、この実施の形態で
は５４０℃の条件で、ＳｉＨ4 とＰＨ3 の混合ガスを使
用して、気相成長法により不純物としてリンをドープし
たアモルファスシリコン膜４を３００ｎｍ厚に堆積す
る。なお、成長温度を５５０℃以下としているのは、そ
の温度を超えると、多結晶化が起こり、後の熱処理工程
で結晶粒が大きく成長しないからである。また、５００
℃以上としたのは、その温度より下ではアモルファスシ
リコンが有効に成長しないからである。なお、多結晶シ
リコンの成長条件とアモルファスシリコンの成長条件は
成長時の温度が異なるだけである。
の工程順断面概略図に従って説明する。まず、図１
（ａ）のように、半導体シリコン基板１の一主面上に、
公知の選択酸化技術により、酸化シリコン膜よりなる素
子分離絶縁膜２を形成する。ついで、図１（ｂ）のよう
に、半導体シリコン基板１上を１０ｎｍ厚に酸化し、ト
ンネル絶縁膜（酸化膜）３を形成する。つぎに、成長温
度として５００℃以上５５０℃以下、この実施の形態で
は５４０℃の条件で、ＳｉＨ4 とＰＨ3 の混合ガスを使
用して、気相成長法により不純物としてリンをドープし
たアモルファスシリコン膜４を３００ｎｍ厚に堆積す
る。なお、成長温度を５５０℃以下としているのは、そ
の温度を超えると、多結晶化が起こり、後の熱処理工程
で結晶粒が大きく成長しないからである。また、５００
℃以上としたのは、その温度より下ではアモルファスシ
リコンが有効に成長しないからである。なお、多結晶シ
リコンの成長条件とアモルファスシリコンの成長条件は
成長時の温度が異なるだけである。
【００１４】つぎに、図１（ｃ）のように、公知のフォ
トエッチング技術によりパターニングを行い、公知の異
方性ドライエッチング技術により、アモルファスシリコ
ン膜４をエッチングし、浮遊ゲート電極５を形成する。
つぎに、図１（ｄ）のように、浮遊ゲート電極５上に、
公知の気相成長法により酸化シリコン膜を２０ｎｍ厚に
堆積し、その後９００℃で熱酸化を行い、層間絶縁膜６
を形成する。このときに、アモルファスシリコン膜から
なる浮遊ゲート電極５も併せて熱処理され、浮遊ゲート
電極５は多結晶シリコン膜に変化することになる。
トエッチング技術によりパターニングを行い、公知の異
方性ドライエッチング技術により、アモルファスシリコ
ン膜４をエッチングし、浮遊ゲート電極５を形成する。
つぎに、図１（ｄ）のように、浮遊ゲート電極５上に、
公知の気相成長法により酸化シリコン膜を２０ｎｍ厚に
堆積し、その後９００℃で熱酸化を行い、層間絶縁膜６
を形成する。このときに、アモルファスシリコン膜から
なる浮遊ゲート電極５も併せて熱処理され、浮遊ゲート
電極５は多結晶シリコン膜に変化することになる。
【００１５】ここで、アモルファスシリコンに対して７
００℃以上１１００℃以下の高温の熱処理を施すと、粒
径が０．５μｍ以上２．０μｍ以下の多結晶シリコンに
変化する。この詳細なメカニズムは明らかではないが、
アモルファスシリコンはシリコン原子が規則的に配置し
ているため、熱衝撃により、非常に大きな結晶粒が形成
されると考えられる。その結果、浮遊ゲート電極５のチ
ャネル長（通常１μｍ以下）と多結晶シリコンの結晶粒
とがほぼ同じ大きさとなり、浮遊ゲート電極５とトンネ
ル絶縁膜３の界面に、結晶粒による境界が少なくなり、
トンネル絶縁膜３の平坦性が向上する。
００℃以上１１００℃以下の高温の熱処理を施すと、粒
径が０．５μｍ以上２．０μｍ以下の多結晶シリコンに
変化する。この詳細なメカニズムは明らかではないが、
アモルファスシリコンはシリコン原子が規則的に配置し
ているため、熱衝撃により、非常に大きな結晶粒が形成
されると考えられる。その結果、浮遊ゲート電極５のチ
ャネル長（通常１μｍ以下）と多結晶シリコンの結晶粒
とがほぼ同じ大きさとなり、浮遊ゲート電極５とトンネ
ル絶縁膜３の界面に、結晶粒による境界が少なくなり、
トンネル絶縁膜３の平坦性が向上する。
【００１６】なお、アモルファスシリコンはシリコン原
子が規則的に配置しているといったのは、以下に示すよ
うな理由からである。すなわち、気相成長法により多結
晶化した場合は、所々で結晶が方向性がなく成長するた
め、大きな粒径にはならないのに対して、アモルファス
状態では、Ｓｉ原子が小さな結合エネルギーで連結して
おり、熱衝撃によっていっきに結晶化が起こった場合
に、非常に大きな結晶となると考えられるからである。
また、このときの熱処理温度は、高いほど粒径の大きな
多結晶シリコンが形成され、７００℃以下では大きな粒
径のものはできないので、７００℃以上としたものであ
り、さらに言えば８００℃以上が好ましい。また、１１
００℃以下としたのは、熱処理温度がそれ以上となる
と、素子が変質、破壊される等の不都合が生じるからで
ある。
子が規則的に配置しているといったのは、以下に示すよ
うな理由からである。すなわち、気相成長法により多結
晶化した場合は、所々で結晶が方向性がなく成長するた
め、大きな粒径にはならないのに対して、アモルファス
状態では、Ｓｉ原子が小さな結合エネルギーで連結して
おり、熱衝撃によっていっきに結晶化が起こった場合
に、非常に大きな結晶となると考えられるからである。
また、このときの熱処理温度は、高いほど粒径の大きな
多結晶シリコンが形成され、７００℃以下では大きな粒
径のものはできないので、７００℃以上としたものであ
り、さらに言えば８００℃以上が好ましい。また、１１
００℃以下としたのは、熱処理温度がそれ以上となる
と、素子が変質、破壊される等の不都合が生じるからで
ある。
【００１７】ついで、図１（ｅ）のように、層間絶縁膜
６上に、公知の気相成長法により、リンをドープした多
結晶シリコン膜を堆積し、公知のフォトエッチング技術
によりパターニングを行い、公知の異方性ドライエッチ
ング技術により、上記多結晶シリコン膜をエッチングし
て制御ゲート電極７を形成する。その後、図示はしない
が、通常のソース，ドレイン形成工程、配線工程を経
て、浮遊ゲート型不揮発性メモリを作製する。
６上に、公知の気相成長法により、リンをドープした多
結晶シリコン膜を堆積し、公知のフォトエッチング技術
によりパターニングを行い、公知の異方性ドライエッチ
ング技術により、上記多結晶シリコン膜をエッチングし
て制御ゲート電極７を形成する。その後、図示はしない
が、通常のソース，ドレイン形成工程、配線工程を経
て、浮遊ゲート型不揮発性メモリを作製する。
【００１８】上述の実施の形態では、スタックゲートタ
イプの浮遊ゲート型不揮発性メモリの例を示したが、ス
プリットゲートタイプでも同様の効果があることは言う
までもない。また、この実施の形態では、浮遊ゲート電
極下全面にトンネル酸化膜を形成した例を示したが、浮
遊ゲート電極下の一部のみにトンネル酸化膜を形成した
浮遊ゲート型不揮発性メモリにおいても同様の効果があ
ることは言うまでもない。
イプの浮遊ゲート型不揮発性メモリの例を示したが、ス
プリットゲートタイプでも同様の効果があることは言う
までもない。また、この実施の形態では、浮遊ゲート電
極下全面にトンネル酸化膜を形成した例を示したが、浮
遊ゲート電極下の一部のみにトンネル酸化膜を形成した
浮遊ゲート型不揮発性メモリにおいても同様の効果があ
ることは言うまでもない。
【００１９】また、上記実施の形態では、ＳｉＨ4 とＰ
Ｈ3 の混合ガスを使用して、気相成長法により不純物と
してリンをドープしたアモルファスシリコン膜４を堆積
したが、アモルファスシリコン膜４への不純物のドーピ
ングは、リンのイオン注入あるいはＰＨ3 の熱拡散を行
うことによっても可能である。ドーピングする不純物と
しては、気相成長により行う場合にはリン以外は考えら
れないが、イオン注入によりドーピングを行い場合には
ヒ素、アンチモン、ボロンでも構わない。
Ｈ3 の混合ガスを使用して、気相成長法により不純物と
してリンをドープしたアモルファスシリコン膜４を堆積
したが、アモルファスシリコン膜４への不純物のドーピ
ングは、リンのイオン注入あるいはＰＨ3 の熱拡散を行
うことによっても可能である。ドーピングする不純物と
しては、気相成長により行う場合にはリン以外は考えら
れないが、イオン注入によりドーピングを行い場合には
ヒ素、アンチモン、ボロンでも構わない。
【００２０】また、本発明のアモルファスシリコンを用
いたゲート電極の作成方法を、ＭＯＳトランジスタのゲ
ート電極に適用した場合、上記本発明と同様の作用で、
ゲート酸化膜の一部に電界集中が起こるのが防止される
ため、ゲート酸化膜の耐圧を高くする（ゲートリーク電
流を抑える）という効果があると考えられる。
いたゲート電極の作成方法を、ＭＯＳトランジスタのゲ
ート電極に適用した場合、上記本発明と同様の作用で、
ゲート酸化膜の一部に電界集中が起こるのが防止される
ため、ゲート酸化膜の耐圧を高くする（ゲートリーク電
流を抑える）という効果があると考えられる。
【００２１】
【発明の効果】この発明の半導体記憶装置の製造方法に
よれば、浮遊ゲート型の半導体記憶装置において、アモ
ルファスシリコン膜を浮遊ゲート電極に用いることによ
り、浮遊ゲート電極形成後の熱処理によって浮遊ゲート
電極を構成するアモルファスシリコンが０．５μｍ以上
２．０μｍ以下の粒径の大きな多結晶シリコンに変化す
ることになり、浮遊ゲート電極とトンネル絶縁膜の界面
を平坦にすることができ、トンネル絶縁膜が部分的に薄
膜化することがなくなり、浮遊ゲート型の半導体記憶装
置の高信頼性化に大きく寄与する。
よれば、浮遊ゲート型の半導体記憶装置において、アモ
ルファスシリコン膜を浮遊ゲート電極に用いることによ
り、浮遊ゲート電極形成後の熱処理によって浮遊ゲート
電極を構成するアモルファスシリコンが０．５μｍ以上
２．０μｍ以下の粒径の大きな多結晶シリコンに変化す
ることになり、浮遊ゲート電極とトンネル絶縁膜の界面
を平坦にすることができ、トンネル絶縁膜が部分的に薄
膜化することがなくなり、浮遊ゲート型の半導体記憶装
置の高信頼性化に大きく寄与する。
【図１】本発明の実施の形態における半導体記憶装置の
製造方法を示す工程順断面概略図である。
製造方法を示す工程順断面概略図である。
【図２】従来例における半導体記憶装置の製造方法を示
す工程順断面概略図である。
す工程順断面概略図である。
【図３】図２（ｄ）の断面拡大図である。
１ 半導体シリコン基板 ２ 素子分離絶縁膜 ３ トンネル絶縁膜 ４ アモルファスシリコン膜 ５ 浮遊ゲート電極 ６ 層間絶縁膜 ７ 制御ゲート電極
Claims (3)
- 【請求項１】 半導体シリコン基板の一主面上に、素子
分離絶縁膜によって分離された活性領域を形成する工程
と、前記活性領域上にトンネリング媒体となりうるトン
ネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
に、アモルファスシリコンを成長させて浮遊ゲート電極
を形成する工程と、前記浮遊ゲート電極上に層間絶縁膜
を介して制御ゲート電極を形成する工程とを少なくとも
含む半導体記憶装置の製造方法。 - 【請求項２】 アモルファスシリコンの成長は５００℃
以上５５０℃以下の低温で不純物をドーピングしながら
行い、前記アモルファスシリコンに熱処理を施すことに
より、前記アモルファスシリコンを０．５μｍ以上２．
０μｍ以下の粒径の大きな多結晶シリコンに変化させる
請求項１記載の半導体記憶装置の製造方法。 - 【請求項３】 熱処理温度が７００℃以上１１００℃以
下である請求項２記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8237833A JPH1084053A (ja) | 1996-09-09 | 1996-09-09 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8237833A JPH1084053A (ja) | 1996-09-09 | 1996-09-09 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084053A true JPH1084053A (ja) | 1998-03-31 |
Family
ID=17021091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8237833A Pending JPH1084053A (ja) | 1996-09-09 | 1996-09-09 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1084053A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003506901A (ja) * | 1999-08-06 | 2003-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリデバイス用のポリシリコンのドーパントレベルを提供するための方法 |
| JP2004200377A (ja) * | 2002-12-18 | 2004-07-15 | Semiconductor Energy Lab Co Ltd | 半導体記憶素子、半導体記憶装置及びその作製方法 |
| JP2009514245A (ja) | 2005-10-31 | 2009-04-02 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 二重層フローティングゲートを備えているｅｐｒｏｍセル |
-
1996
- 1996-09-09 JP JP8237833A patent/JPH1084053A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003506901A (ja) * | 1999-08-06 | 2003-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリデバイス用のポリシリコンのドーパントレベルを提供するための方法 |
| JP2004200377A (ja) * | 2002-12-18 | 2004-07-15 | Semiconductor Energy Lab Co Ltd | 半導体記憶素子、半導体記憶装置及びその作製方法 |
| JP2009514245A (ja) | 2005-10-31 | 2009-04-02 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 二重層フローティングゲートを備えているｅｐｒｏｍセル |
| US9899539B2 (en) | 2005-10-31 | 2018-02-20 | Hewlett-Packard Development Company, L.P. | Modified-layer EPROM cell |
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