JP2000091578A - 垂直トランジスタの作製プロセス - Google Patents
垂直トランジスタの作製プロセスInfo
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Classifications
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- H01L29/78642—Vertical transistors
Abstract
(57)【要約】 （修正有）
【課題】 垂直トランジスタの作製プロセスを提供す
る。 【解決手段】 材料の少くとも３つの層が基板上に形成
された後、層中に窓又は溝が形成される。シリコン基板
中にソース又はドレイン領域の１つが形成されるシリコ
ン基板１００の表面で、窓は終端する。次に、窓又は溝
は半導体材料で満される。この半導体プラグは、トラン
ジスタの垂直チャネルになる。従って、プラグ中にソー
ス延長部、ドレイン延長部及びチャネル領域を形成する
ために、結晶半導体プラグはドープされる。続く工程
で、垂直チャネルの最上部上に、ソース又はドレインの
他方を形成し、犠牲となる第２の材料層を除去する。次
に、ドープされた半導体プラグの露出された部分上に、
デバイスのゲート誘電体が形成される。次に、ゲート電
極を堆積させる。得られたデバイスの物理的なゲート長
は、第２の材料層の堆積させた厚さに対応する。
る。 【解決手段】 材料の少くとも３つの層が基板上に形成
された後、層中に窓又は溝が形成される。シリコン基板
中にソース又はドレイン領域の１つが形成されるシリコ
ン基板１００の表面で、窓は終端する。次に、窓又は溝
は半導体材料で満される。この半導体プラグは、トラン
ジスタの垂直チャネルになる。従って、プラグ中にソー
ス延長部、ドレイン延長部及びチャネル領域を形成する
ために、結晶半導体プラグはドープされる。続く工程
で、垂直チャネルの最上部上に、ソース又はドレインの
他方を形成し、犠牲となる第２の材料層を除去する。次
に、ドープされた半導体プラグの露出された部分上に、
デバイスのゲート誘電体が形成される。次に、ゲート電
極を堆積させる。得られたデバイスの物理的なゲート長
は、第２の材料層の堆積させた厚さに対応する。
Description
【０００１】
【本発明の背景】本発明は垂直トランジスタの作製プロ
セスに係る。
セスに係る。
【０００２】
【技術背景】集積回路において、単位面積当りのデバイ
スの数を増すために、デバイス密度をより高くする傾向
がある。デバイス密度は個々のデバイスをより小さく作
り、かつ相互により近接して置くことによって増大す
る。デバイス寸法（形状寸法又は設計ルールとよばれ
る）は０．２５μｍから０．１８μｍ、更にそれより小
さく減少しつつある。また、同じ大きさでデバイス間の
距離を減すことが望ましい。
スの数を増すために、デバイス密度をより高くする傾向
がある。デバイス密度は個々のデバイスをより小さく作
り、かつ相互により近接して置くことによって増大す
る。デバイス寸法（形状寸法又は設計ルールとよばれ
る）は０．２５μｍから０．１８μｍ、更にそれより小
さく減少しつつある。また、同じ大きさでデバイス間の
距離を減すことが望ましい。
【０００３】現在、ほとんどのＭＯＳ（金属−酸化物−
半導体）トランジスタは、平坦な形状をもつ。プレーナ
ＭＯＳデバイスにおいて、電流の方向は基板表面と平行
である。デバイス密度を増大させるため、これらデバイ
スの大きさを減少させる必要はあるが、これらの小さな
デバイスを作製することは、次第に難しくなりつつあ
る。特に、放射感受性材料中にパターン像を描画するた
めに用いる放射の波長より、デバイスの寸法が小さくな
ると、リソグラフィは極めて難しくなる。
半導体）トランジスタは、平坦な形状をもつ。プレーナ
ＭＯＳデバイスにおいて、電流の方向は基板表面と平行
である。デバイス密度を増大させるため、これらデバイ
スの大きさを減少させる必要はあるが、これらの小さな
デバイスを作製することは、次第に難しくなりつつあ
る。特に、放射感受性材料中にパターン像を描画するた
めに用いる放射の波長より、デバイスの寸法が小さくな
ると、リソグラフィは極めて難しくなる。
【０００４】タカト・エイチ（Ｔａｋａｔｏ Ｈ）らに
より、“超高密度ＬＳＩ用ゲート包囲トランジスタ（Ｓ
ＧＴ）のインパクト”アイ・イーイーイー・トランスア
クションズ・オン・エレクトロン・デバインズ（ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ）第３８（３）巻，５７３−５７７
（１９９１）に述べられている垂直デバイス形態は、よ
り空間を使うデバイス形態を提案している。そのデバイ
スの概略が図１に示されている。デバイス１０はソース
１５、ドレイン２０、及びチャネル２５をもつ、チャネ
ル２５の長さは、上にデバイスが形成されている基板３
０の表面に垂直である。チャネルの長さが基板表面に垂
直であるため、このデバイスは垂直トランジスタと呼ば
れる。ゲート３５はチャネル２５を囲む。
より、“超高密度ＬＳＩ用ゲート包囲トランジスタ（Ｓ
ＧＴ）のインパクト”アイ・イーイーイー・トランスア
クションズ・オン・エレクトロン・デバインズ（ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ）第３８（３）巻，５７３−５７７
（１９９１）に述べられている垂直デバイス形態は、よ
り空間を使うデバイス形態を提案している。そのデバイ
スの概略が図１に示されている。デバイス１０はソース
１５、ドレイン２０、及びチャネル２５をもつ、チャネ
ル２５の長さは、上にデバイスが形成されている基板３
０の表面に垂直である。チャネルの長さが基板表面に垂
直であるため、このデバイスは垂直トランジスタと呼ば
れる。ゲート３５はチャネル２５を囲む。
【０００５】垂直ＭＯＳＦＥＴ（金属−酸化物−半導体
電界効果トランジスタ）はプレーナＭＯＳＦＥＴより、
より高密度につめ込むことはできるが、垂直トランジス
タのプロセスは平易ではない。従って、垂直ＭＯＳＦＥ
Ｔの作製をより容易に、かつより効率良くするプロセス
が、望まれる。
電界効果トランジスタ）はプレーナＭＯＳＦＥＴより、
より高密度につめ込むことはできるが、垂直トランジス
タのプロセスは平易ではない。従って、垂直ＭＯＳＦＥ
Ｔの作製をより容易に、かつより効率良くするプロセス
が、望まれる。
【０００６】
【本発明の要約】本発明は垂直ＭＯＳＦＥＴの作製プロ
セスに係る。このプロセスにおいて、たとえばシリコン
窒化物（ＳｉＯ3 Ｎ4 ）のような電気的に絶縁性の材料
の第１層が、半導体基板上に形成される。適当な半導体
基板の例には、シリコン基板及び絶縁性基板上のシリコ
ン（ＳＯＩ）が含まれる。シリコン基板の表面領域は高
濃度ドープされている（すなわち、ドーパント濃度は１
×１０19原子／ｃｍ3 を越える）。絶縁性材料の第１の
層は、約２５ｎｍないし約２５０ｎｍの範囲の厚さを有
する。第１の層の厚さは、ゲートと（ソース又はドレイ
ンのいずれが基板上に形成されるかに依存して）ソース
又はドレイン間のゲート−ソース容量（Ｃｇｓ）が十分
低くなるように選択される。この考えによると、上述の
範囲のより高い部分内の厚さが好ましい。第１の層の厚
さはまた、ソース／ドレイン延長部の直列抵抗が十分低
く、かつ基板の高濃度ドープ領域から外方拡散により、
ソース／ドレイン延長部が容易に形成されるように選択
される。これらの考えによると、上述の範囲の低い方の
部分内の厚さが好ましい。当業者は、具体的な実施例に
適用される他の考察とともに、上述の考察に基いて、適
切な厚さを選択することができる。
セスに係る。このプロセスにおいて、たとえばシリコン
窒化物（ＳｉＯ3 Ｎ4 ）のような電気的に絶縁性の材料
の第１層が、半導体基板上に形成される。適当な半導体
基板の例には、シリコン基板及び絶縁性基板上のシリコ
ン（ＳＯＩ）が含まれる。シリコン基板の表面領域は高
濃度ドープされている（すなわち、ドーパント濃度は１
×１０19原子／ｃｍ3 を越える）。絶縁性材料の第１の
層は、約２５ｎｍないし約２５０ｎｍの範囲の厚さを有
する。第１の層の厚さは、ゲートと（ソース又はドレイ
ンのいずれが基板上に形成されるかに依存して）ソース
又はドレイン間のゲート−ソース容量（Ｃｇｓ）が十分
低くなるように選択される。この考えによると、上述の
範囲のより高い部分内の厚さが好ましい。第１の層の厚
さはまた、ソース／ドレイン延長部の直列抵抗が十分低
く、かつ基板の高濃度ドープ領域から外方拡散により、
ソース／ドレイン延長部が容易に形成されるように選択
される。これらの考えによると、上述の範囲の低い方の
部分内の厚さが好ましい。当業者は、具体的な実施例に
適用される他の考察とともに、上述の考察に基いて、適
切な厚さを選択することができる。
【０００７】材料の第１層の上に、材料の第２層が形成
される。しかし、第２の層の材料（たとえば、二酸化シ
リコン（ＳｉＯ2 ））は、選択されたエッチャントに対
し、第１の層の絶縁性材料とは著しく異なるエッチング
抵抗をもつ。具体的には、選択されたエッチャントに対
し、第２の層の材料のエッチング速度は、第１の層の絶
縁性材料のエッチング速度より、はるかに高い。もし、
選択されたエッチャント中の材料の第２の層のエッチン
グ速度が、材料の第１の層のエッチング速度の少くとも
約１０倍であると有利である。選択されたエッチャント
に対し、第２の層の材料のエッチング速度は、中にデバ
イスのチャネルが形成される半導体材料のエッチング速
度より、少くとも１０倍速い、結晶シリコンはそのよう
な半導体材料の一例である。第２の層の材料のエッチン
グ速度が、半導体材料のエッチング速度より、少くとも
１００倍速いと有利である。
される。しかし、第２の層の材料（たとえば、二酸化シ
リコン（ＳｉＯ2 ））は、選択されたエッチャントに対
し、第１の層の絶縁性材料とは著しく異なるエッチング
抵抗をもつ。具体的には、選択されたエッチャントに対
し、第２の層の材料のエッチング速度は、第１の層の絶
縁性材料のエッチング速度より、はるかに高い。もし、
選択されたエッチャント中の材料の第２の層のエッチン
グ速度が、材料の第１の層のエッチング速度の少くとも
約１０倍であると有利である。選択されたエッチャント
に対し、第２の層の材料のエッチング速度は、中にデバ
イスのチャネルが形成される半導体材料のエッチング速
度より、少くとも１０倍速い、結晶シリコンはそのよう
な半導体材料の一例である。第２の層の材料のエッチン
グ速度が、半導体材料のエッチング速度より、少くとも
１００倍速いと有利である。
【０００８】材料の第２の層の厚さは、デバイスの物理
的なゲート長を規定するように選択される。それはこの
第２の層が犠牲になるもの、すなわちそれは除去され、
この層により規定される空間中にデバイスのゲートが形
成されるものだからである。この方式でゲート長を規定
すると、従来のリソグラフィ技術を用いて得られるよ
り、はるかに良いゲート長制御が行える。
的なゲート長を規定するように選択される。それはこの
第２の層が犠牲になるもの、すなわちそれは除去され、
この層により規定される空間中にデバイスのゲートが形
成されるものだからである。この方式でゲート長を規定
すると、従来のリソグラフィ技術を用いて得られるよ
り、はるかに良いゲート長制御が行える。
【０００９】第２の層上に、材料の第３の層が形成され
る。第３の層に選択される材料は、電気的に絶縁性の材
料である。もし、第３の層中の絶縁性材料が、第２の層
の材料より、選択されたエッチャント中で、より低いエ
ッチング速度をもつなら、有利である。もし、選択され
たエッチャント中における第３の材料層中の材料のエッ
チング速度に対する第２の層中の材料のエッチング速度
の比が、少くとも１対１０であると有利である。プロセ
スの容易さの点から、もし第１の層の材料が第３の層の
材料と同じであると有利である。
る。第３の層に選択される材料は、電気的に絶縁性の材
料である。もし、第３の層中の絶縁性材料が、第２の層
の材料より、選択されたエッチャント中で、より低いエ
ッチング速度をもつなら、有利である。もし、選択され
たエッチャント中における第３の材料層中の材料のエッ
チング速度に対する第２の層中の材料のエッチング速度
の比が、少くとも１対１０であると有利である。プロセ
スの容易さの点から、もし第１の層の材料が第３の層の
材料と同じであると有利である。
【００１０】次に、窓又は溝（以後簡単に窓と呼ぶ）が
三層構造を貫いて、シリコン基板の高濃度ドープ表面ま
でエッチングされる。窓の寸法は具体的なデバイスにつ
いての寸法上の制約及び窓を形成するために用いられる
リソグラフィ技術の限界により決る。窓は従来のリソグ
ラフィ技術を用いて形成される。具体的には、エネルギ
ーで規定可能な材料の層を形成することにより、三層構
造上にマスクが形成され、エネルギーで規定可能な材料
層中に、パターンの像を導入する。次にパターンが現像
され、マスクを通して露出された三層構造の部分のみ
が、所望の窓又は溝の寸法及び位置に対応する部分であ
る。次に三層構造中に窓がエッチングされる。窓がエッ
チングされた後、基板表面上に残るマスクの部分が、当
業者には周知の従来の手段を用いて除去される。
三層構造を貫いて、シリコン基板の高濃度ドープ表面ま
でエッチングされる。窓の寸法は具体的なデバイスにつ
いての寸法上の制約及び窓を形成するために用いられる
リソグラフィ技術の限界により決る。窓は従来のリソグ
ラフィ技術を用いて形成される。具体的には、エネルギ
ーで規定可能な材料の層を形成することにより、三層構
造上にマスクが形成され、エネルギーで規定可能な材料
層中に、パターンの像を導入する。次にパターンが現像
され、マスクを通して露出された三層構造の部分のみ
が、所望の窓又は溝の寸法及び位置に対応する部分であ
る。次に三層構造中に窓がエッチングされる。窓がエッ
チングされた後、基板表面上に残るマスクの部分が、当
業者には周知の従来の手段を用いて除去される。
【００１１】次に、窓を半導体材料で満す。半導体材料
が結晶、多結晶又はアモルファスであるが、典型的な場
合、半導体材料はシリコン、シリコン−ゲルマニウム又
はシリコン−ゲルマニウム−カーボンといった結晶材料
である。結晶半導体材料はドープされるか、されない。
窓内に結晶半導体材料を形成する技術は、当業者には良
く知られている。たとえば、一技術において、結晶材料
は窓又は溝内に、エピタキシャルに形成される。別の実
施例において、半導体材料のアモルファス層が、基板上
に形成されるが、窓内に堆積した半導体材料及び窓内の
最上部上における小さなプラグを除いて全て除去され
る。次に、材料を結晶化させるために、アモルファス半
導体材料をアニールする（固相エピタキシー）。
が結晶、多結晶又はアモルファスであるが、典型的な場
合、半導体材料はシリコン、シリコン−ゲルマニウム又
はシリコン−ゲルマニウム−カーボンといった結晶材料
である。結晶半導体材料はドープされるか、されない。
窓内に結晶半導体材料を形成する技術は、当業者には良
く知られている。たとえば、一技術において、結晶材料
は窓又は溝内に、エピタキシャルに形成される。別の実
施例において、半導体材料のアモルファス層が、基板上
に形成されるが、窓内に堆積した半導体材料及び窓内の
最上部上における小さなプラグを除いて全て除去され
る。次に、材料を結晶化させるために、アモルファス半
導体材料をアニールする（固相エピタキシー）。
【００１２】デバイスのチャネル及びデバイスのソース
及びドレイン延長部が、窓内に形成された半導体（たと
えばシリコン）プラグ中に形成される。従って、シリコ
ンプラグはある領域中で、ドープされる。シリコンプラ
グをドープするための各種の方法が適当と考えられる。
一実施例において、プラグが形成された後の注入又は別
の適当な方法により、ドープされたシリコンプラグは成
長中、その場形成される。ソース及びドレイン延長部を
形成するために、１ないし複数の隣接した材料の複数の
層（すなわち、結晶半導体を満した窓が中に形成される
材料の複数の層）から、プラグ中に相対する形のドーパ
ントを追いやることができる。この技術は、固相拡散と
して知られる。固相拡散において、ドープされた酸化物
（たとえば二酸化シリコン）が、ドーパント源として用
いられる。二酸化シリコンには、所望のドーパント（た
とえばひ素、リン、ホウ素）がドープされる。高温にお
いて、ドーパントは隣接した結晶半導体材料中に、ドー
プされた酸化物から追いやられる。ドープされる領域が
プラグとドーパント源として用いられる材料の層間の界
面により規定されるため、この技術は有利である。この
技術により、自己整合したソース／ドレイン延長部（す
なわち、ゲートに整合したソース及びドレイン延長部領
域）の形成が可能になる。
及びドレイン延長部が、窓内に形成された半導体（たと
えばシリコン）プラグ中に形成される。従って、シリコ
ンプラグはある領域中で、ドープされる。シリコンプラ
グをドープするための各種の方法が適当と考えられる。
一実施例において、プラグが形成された後の注入又は別
の適当な方法により、ドープされたシリコンプラグは成
長中、その場形成される。ソース及びドレイン延長部を
形成するために、１ないし複数の隣接した材料の複数の
層（すなわち、結晶半導体を満した窓が中に形成される
材料の複数の層）から、プラグ中に相対する形のドーパ
ントを追いやることができる。この技術は、固相拡散と
して知られる。固相拡散において、ドープされた酸化物
（たとえば二酸化シリコン）が、ドーパント源として用
いられる。二酸化シリコンには、所望のドーパント（た
とえばひ素、リン、ホウ素）がドープされる。高温にお
いて、ドーパントは隣接した結晶半導体材料中に、ドー
プされた酸化物から追いやられる。ドープされる領域が
プラグとドーパント源として用いられる材料の層間の界
面により規定されるため、この技術は有利である。この
技術により、自己整合したソース／ドレイン延長部（す
なわち、ゲートに整合したソース及びドレイン延長部領
域）の形成が可能になる。
【００１３】当業者は化学気相堆積を通して材料層が形
成されるのと同時に、ドーパントが導入される方式を良
く知っており、そのような技術については、ここで詳細
に述べない。一般に、ドーパントは材料の堆積中の適当
な点で、雰囲気中に導入され、それによってドーパント
はシリコンプラグ中の所望の場所に、所望の濃度で存在
する。他の実施例において、チャネルが形成された後、
又は高濃度ドープ基板からプラグの底部中に拡散した
後、ドーパントがチャネル中に注入される。
成されるのと同時に、ドーパントが導入される方式を良
く知っており、そのような技術については、ここで詳細
に述べない。一般に、ドーパントは材料の堆積中の適当
な点で、雰囲気中に導入され、それによってドーパント
はシリコンプラグ中の所望の場所に、所望の濃度で存在
する。他の実施例において、チャネルが形成された後、
又は高濃度ドープ基板からプラグの底部中に拡散した
後、ドーパントがチャネル中に注入される。
【００１４】ドープシリコン（又は他の半導体）プラグ
が形成された後、材料の第４の層が、基板上に形成され
る。材料の層は選択されたエッチング手段中で、エッチ
ング抵抗を有し、第１及び第３の材料の層のエッチング
抵抗と整合する。プロセスの考察から、材料のこの層は
第３の材料層と同じであると、有利である。
が形成された後、材料の第４の層が、基板上に形成され
る。材料の層は選択されたエッチング手段中で、エッチ
ング抵抗を有し、第１及び第３の材料の層のエッチング
抵抗と整合する。プロセスの考察から、材料のこの層は
第３の材料層と同じであると、有利である。
【００１５】従来のリソグラフィ技術を用いて、基板上
に別のエッチングマスクが形成される。このエッチング
マスクは、シリコンプラグ上の第４の材料層の部分及び
プラグに隣接した第４の材料層の部分が、マスクを通し
て露出されないように、パターン形成される。得られた
マスク構造は、次に第２の材料層まで非等方的にエッチ
ングされる。エッチングの結果、構造のマスクされない
部分の下の第２の部分が、露出される。次に、得られた
構造が、等方的にエッチングされる。エッチング及び第
２の材料層と第１及び第３の材料層間のエッチング速度
の差の結果、第２の材料層は完全に除去されるが、第１
の材料層及びシリコンプラグ上で最上部に隣接した第３
／第４の材料層の部分は残る。このエッチングの結果、
第２の層の厚さに対応したシリコンプラグの部分が、露
出される。シリコンプラグの露出された部分は、形成さ
れつつあるデバイスのゲート長を規定する。
に別のエッチングマスクが形成される。このエッチング
マスクは、シリコンプラグ上の第４の材料層の部分及び
プラグに隣接した第４の材料層の部分が、マスクを通し
て露出されないように、パターン形成される。得られた
マスク構造は、次に第２の材料層まで非等方的にエッチ
ングされる。エッチングの結果、構造のマスクされない
部分の下の第２の部分が、露出される。次に、得られた
構造が、等方的にエッチングされる。エッチング及び第
２の材料層と第１及び第３の材料層間のエッチング速度
の差の結果、第２の材料層は完全に除去されるが、第１
の材料層及びシリコンプラグ上で最上部に隣接した第３
／第４の材料層の部分は残る。このエッチングの結果、
第２の層の厚さに対応したシリコンプラグの部分が、露
出される。シリコンプラグの露出された部分は、形成さ
れつつあるデバイスのゲート長を規定する。
【００１６】次に、基板をシリコンプラグの露出された
部分上に、熱酸化物の層が成長する条件下に置く。次
に、湿式エッチング（たとえばフッ化水素酸水溶液のよ
うな）又は無水フッ化水素酸といった従来の手段を用い
て、熱酸化層が除去される。この犠牲となる酸化は、側
壁の欠陥を修復するために行われる。熱酸化物層が除去
された後、ゲート誘電体の層（たとえば、二酸化シリコ
ン又は他の適当な高誘電定数材料）が、シリコンプラグ
の露出された部分上に、形成される。他の適当なゲート
誘電体材料には、二酸化シリコン、シリコン窒化物、シ
リコンオキシナイトライド及び金属酸化物（たとえば、
五酸化タンタル、チタン酸化物及びアルミニウム酸化
物）が含まれる。ゲート誘電体の厚さは、約１ｎｍない
し約２０ｎｍである。選択される厚さは、誘電体材料の
誘電定数に依存する。
部分上に、熱酸化物の層が成長する条件下に置く。次
に、湿式エッチング（たとえばフッ化水素酸水溶液のよ
うな）又は無水フッ化水素酸といった従来の手段を用い
て、熱酸化層が除去される。この犠牲となる酸化は、側
壁の欠陥を修復するために行われる。熱酸化物層が除去
された後、ゲート誘電体の層（たとえば、二酸化シリコ
ン又は他の適当な高誘電定数材料）が、シリコンプラグ
の露出された部分上に、形成される。他の適当なゲート
誘電体材料には、二酸化シリコン、シリコン窒化物、シ
リコンオキシナイトライド及び金属酸化物（たとえば、
五酸化タンタル、チタン酸化物及びアルミニウム酸化
物）が含まれる。ゲート誘電体の厚さは、約１ｎｍない
し約２０ｎｍである。選択される厚さは、誘電体材料の
誘電定数に依存する。
【００１７】一実施例において、二酸化シリコンのゲー
ト誘電体層が酸素を含む雰囲気中で、約７００℃ないし
約１１００℃の範囲の温度に、基板を加熱することによ
り、形成される。炉酸化及び急速熱酸化の両方が、適当
と考えられる。化学気相堆積、ジェット気相堆積又は原
子層堆積といった他の手段も、ゲート誘電体を形成する
のに適当と考えられる。所望の厚さのゲート誘電体を形
成する条件は、当業者にはよく知られている。
ト誘電体層が酸素を含む雰囲気中で、約７００℃ないし
約１１００℃の範囲の温度に、基板を加熱することによ
り、形成される。炉酸化及び急速熱酸化の両方が、適当
と考えられる。化学気相堆積、ジェット気相堆積又は原
子層堆積といった他の手段も、ゲート誘電体を形成する
のに適当と考えられる。所望の厚さのゲート誘電体を形
成する条件は、当業者にはよく知られている。
【００１８】次に、基板上に適当なゲート材料（たとえ
ばその場ドープアモルファスシリコン）の十分適合する
層を堆積することにより、ゲート電極を形成する。層は
パターン形成し、ゲートを形成するため、その後再結晶
化する。ゲートの形態は、主として設計上の選択であ
る。しかし、ゲートは上に形成されたゲート酸化物でシ
リコンプラグの部分を囲む。
ばその場ドープアモルファスシリコン）の十分適合する
層を堆積することにより、ゲート電極を形成する。層は
パターン形成し、ゲートを形成するため、その後再結晶
化する。ゲートの形態は、主として設計上の選択であ
る。しかし、ゲートは上に形成されたゲート酸化物でシ
リコンプラグの部分を囲む。
【００１９】
【詳細な記述】本発明は垂直トランジスタの作製プロセ
スに係る。プロセスにおいて、材料の複数の層が、中に
ソース領域又はドレイン領域が形成されるシリコン基板
の表面上に形成される。複数の層は、選択されたエッチ
ング手段中で、異なるエッチング抵抗をもつ。複数の層
構造中の層の１つは、デバイスの物理的ゲート長を規定
するために用いられる犠牲となる層である。具体的に
は、犠牲となる層の厚さと位置が、垂直トランジスタの
ゲートの厚さと位置を決る。
スに係る。プロセスにおいて、材料の複数の層が、中に
ソース領域又はドレイン領域が形成されるシリコン基板
の表面上に形成される。複数の層は、選択されたエッチ
ング手段中で、異なるエッチング抵抗をもつ。複数の層
構造中の層の１つは、デバイスの物理的ゲート長を規定
するために用いられる犠牲となる層である。具体的に
は、犠牲となる層の厚さと位置が、垂直トランジスタの
ゲートの厚さと位置を決る。
【００２０】本発明の一実施例について、図２Ａ−２Ｊ
を参照しながら述べる。図２Ａを参照すると、高濃度ド
ープソース領域１０５がシリコン基板１００中に形成さ
れる。この実施例において、デバイスのソース領域はシ
リコン基板中に形成され、ドレイン領域はその後形成さ
れる垂直チャネルの最上部に形成される。別の実施例に
おいて、ドレイン領域は基板中に形成され、ソース領域
はその後形成される垂直チャネルの最上部上に形成され
る。ソース領域が基板中に形成される実施例について、
ここで記述する。この記述から、当業者はドレイン領域
がシリコン基板中に形成され、ソース領域がその後形成
される垂直チャネルの最上部上に形成されるデバイス
を、容易に形成することができるであろう。
を参照しながら述べる。図２Ａを参照すると、高濃度ド
ープソース領域１０５がシリコン基板１００中に形成さ
れる。この実施例において、デバイスのソース領域はシ
リコン基板中に形成され、ドレイン領域はその後形成さ
れる垂直チャネルの最上部に形成される。別の実施例に
おいて、ドレイン領域は基板中に形成され、ソース領域
はその後形成される垂直チャネルの最上部上に形成され
る。ソース領域が基板中に形成される実施例について、
ここで記述する。この記述から、当業者はドレイン領域
がシリコン基板中に形成され、ソース領域がその後形成
される垂直チャネルの最上部上に形成されるデバイス
を、容易に形成することができるであろう。
【００２１】高濃度ドープソース領域、その中のドーパ
ントの濃度及びドーパントの形（すなわちｎ形又はｐ
形）は、すべて設計上の選択である。ドーパントがリン
（Ｐ）、ひ素（Ａｓ）、アンチモン（Ｓｂ）又はホウ素
（Ｂ）であり、ドーパント濃度は約１×１０19原子／ｃ
ｍ3 ないし約５×１０20原子／ｃｍ3 の範囲で、基板中
の領域の深さが約２００ｎｍより小さい高濃度ドープソ
ース領域１０５が適当と考えられる。
ントの濃度及びドーパントの形（すなわちｎ形又はｐ
形）は、すべて設計上の選択である。ドーパントがリン
（Ｐ）、ひ素（Ａｓ）、アンチモン（Ｓｂ）又はホウ素
（Ｂ）であり、ドーパント濃度は約１×１０19原子／ｃ
ｍ3 ないし約５×１０20原子／ｃｍ3 の範囲で、基板中
の領域の深さが約２００ｎｍより小さい高濃度ドープソ
ース領域１０５が適当と考えられる。
【００２２】図２Ｂを参照すると、材料の３つの層１１
０、１１５及び１２０が、シリコン基板１００中の高濃
度ドープソース領域１０５上に、形成されている。材料
の第１の層１１０はＳｉ3 Ｎ4 のように、電気的に絶縁
性である。材料層１１０は深いソース領域１０５を、上
のゲート電極（図２Ｊ中の１５５）から電気的に分離す
る。このように、材料層１１０はこの目的に合った材料
で作られ、厚さをもつ。約２５ｎｍないし約２５０ｎｍ
の範囲の厚さが、材料層１１０として適当と考えられ
る。
０、１１５及び１２０が、シリコン基板１００中の高濃
度ドープソース領域１０５上に、形成されている。材料
の第１の層１１０はＳｉ3 Ｎ4 のように、電気的に絶縁
性である。材料層１１０は深いソース領域１０５を、上
のゲート電極（図２Ｊ中の１５５）から電気的に分離す
る。このように、材料層１１０はこの目的に合った材料
で作られ、厚さをもつ。約２５ｎｍないし約２５０ｎｍ
の範囲の厚さが、材料層１１０として適当と考えられ
る。
【００２３】材料の第２の層１１５が材料の第１層１１
０上に形成される。しかし、第２層１１５の材料は選択
されたエッチャントに対し、第１層１１０の絶縁性材料
とは著しく異なるエッチング抵抗を有する。具体的に
は、選択されたエッチャントに対し、第２層１１５の材
料のエッチング速度は、第１層１１０の絶縁性材料のエ
ッチング速度より、はるかに高い。もし、選択されたエ
ッチャントに対し、第２層１１５の材料のエッチング速
度が、中にデバイスチャネルが形成される半導体材料
（すなわち、図２Ｄ中の１３０）のエッチング速度より
著しく高いと、有利である。結晶シリコンは適当な半導
体プラグ材料の例である。
０上に形成される。しかし、第２層１１５の材料は選択
されたエッチャントに対し、第１層１１０の絶縁性材料
とは著しく異なるエッチング抵抗を有する。具体的に
は、選択されたエッチャントに対し、第２層１１５の材
料のエッチング速度は、第１層１１０の絶縁性材料のエ
ッチング速度より、はるかに高い。もし、選択されたエ
ッチャントに対し、第２層１１５の材料のエッチング速
度が、中にデバイスチャネルが形成される半導体材料
（すなわち、図２Ｄ中の１３０）のエッチング速度より
著しく高いと、有利である。結晶シリコンは適当な半導
体プラグ材料の例である。
【００２４】材料の第２層１１５の厚さは、デバイスの
物理的なゲート長を規定する。これはこの第２層１１５
が犠牲となるもの、すなわち、それは除去され、デバイ
スのゲートがこの層により規定される空間内に形成され
るものだからである。犠牲となる第２層１１５が除去さ
れた時、ゲート酸化物（図２Ｈ中の１５０）がゲートの
チャネルとなるものの上に、形成される。
物理的なゲート長を規定する。これはこの第２層１１５
が犠牲となるもの、すなわち、それは除去され、デバイ
スのゲートがこの層により規定される空間内に形成され
るものだからである。犠牲となる第２層１１５が除去さ
れた時、ゲート酸化物（図２Ｈ中の１５０）がゲートの
チャネルとなるものの上に、形成される。
【００２５】材料の第３層１２０が第２層１１５上に形
成される。第３層１２０用に選択される材料は、電気的
に絶縁性の材料である。もし、第３層１２０中の絶縁性
材料が、選択されたエッチャント中で、第２層１１５の
材料より、低いエッチング速度をもつなら有利である。
もし、選択されたエッチャント中で、第３の材料の層１
２０中の材料のエッチング速度に対する第２層１１５中
の材料のエッチング速度の比が、少くとも約１：１０で
あると有利である。
成される。第３層１２０用に選択される材料は、電気的
に絶縁性の材料である。もし、第３層１２０中の絶縁性
材料が、選択されたエッチャント中で、第２層１１５の
材料より、低いエッチング速度をもつなら有利である。
もし、選択されたエッチャント中で、第３の材料の層１
２０中の材料のエッチング速度に対する第２層１１５中
の材料のエッチング速度の比が、少くとも約１：１０で
あると有利である。
【００２６】図２Ｃを参照すると、次に窓又は溝１２５
のような開口（便宜上、窓又は溝は以後単純に窓とよ
ぶ）が、３つの層１１０、１１５及び１２０を貫いて、
シリコン基板１００の高濃度ドープ表面１０５まで、エ
ッチングされる。窓の断面の厚さ（断面中の水平の寸
法）は、具体的なデバイスについての寸法の制限及び窓
を形成するために用いられるリソグラフィ技術の制約に
よって決る。溝の長さ（垂直方向とともに、断面中の水
平方向の寸法に対し垂直な長さ）は、主として設計上の
選択である。与えられた断面の水平方向寸法に対し、開
口中に形成された導電体を貫く電流は、溝の長さが増す
とともに増加するであろう。従来のリソグラフィ技術を
用いて、窓が形成される。
のような開口（便宜上、窓又は溝は以後単純に窓とよ
ぶ）が、３つの層１１０、１１５及び１２０を貫いて、
シリコン基板１００の高濃度ドープ表面１０５まで、エ
ッチングされる。窓の断面の厚さ（断面中の水平の寸
法）は、具体的なデバイスについての寸法の制限及び窓
を形成するために用いられるリソグラフィ技術の制約に
よって決る。溝の長さ（垂直方向とともに、断面中の水
平方向の寸法に対し垂直な長さ）は、主として設計上の
選択である。与えられた断面の水平方向寸法に対し、開
口中に形成された導電体を貫く電流は、溝の長さが増す
とともに増加するであろう。従来のリソグラフィ技術を
用いて、窓が形成される。
【００２７】図２Ｄを参照すると、次に窓１２５はシリ
コン１３０のような単結晶半導体材料で満される。結晶
半導体材料の他の例には、シリコン−ゲルマニウム及び
シリコン−ゲルマニウム−カーボンが含まれる。結晶半
導体材料はドープされるかアンドープである。窓内に結
晶半導体材料を形成する技術は、当業者には良く知られ
ている。たとえば、結晶材料は窓１２５内にエピタキシ
ャルに形成される。別の実施例において、半導体材料の
アモルファス層を、基板の表面上に堆積させ、窓１２５
内に堆積させた半導体材料１３０及び窓１２５の最上部
における小さなプラグ１３１を除いて、全て除去され
る。次に、アモルファス半導体材料は、材料を再結晶化
させるため、アニールされる。
コン１３０のような単結晶半導体材料で満される。結晶
半導体材料の他の例には、シリコン−ゲルマニウム及び
シリコン−ゲルマニウム−カーボンが含まれる。結晶半
導体材料はドープされるかアンドープである。窓内に結
晶半導体材料を形成する技術は、当業者には良く知られ
ている。たとえば、結晶材料は窓１２５内にエピタキシ
ャルに形成される。別の実施例において、半導体材料の
アモルファス層を、基板の表面上に堆積させ、窓１２５
内に堆積させた半導体材料１３０及び窓１２５の最上部
における小さなプラグ１３１を除いて、全て除去され
る。次に、アモルファス半導体材料は、材料を再結晶化
させるため、アニールされる。
【００２８】窓１２５内に形成された半導体（たとえば
シリコン）プラグは、デバイスのチャネルになる。従っ
て、ソース及びドレイン延長部（図示されていない）と
ともに、チャネル（やはり図示されていない）を形成す
るため、シリコンプラグ１３０はドープされる。１つの
形（すなわちｎ形又はｐ形）のドーパントが、ソース及
びドレイン延長部を形成するために、シリコンプラグ１
３０中に導入され、相対する形のドーパントが、チャネ
ルを形成するために、プラグ中に導入される。シリコン
プラグをドープする各種の方法が、適当と考えられる。
シリコンプラグが形成されるのと同時にドーピングする
か、シリコンプラグが形成された後に、ドーパントを注
入するのが、適当な手段と考えられる。
シリコン）プラグは、デバイスのチャネルになる。従っ
て、ソース及びドレイン延長部（図示されていない）と
ともに、チャネル（やはり図示されていない）を形成す
るため、シリコンプラグ１３０はドープされる。１つの
形（すなわちｎ形又はｐ形）のドーパントが、ソース及
びドレイン延長部を形成するために、シリコンプラグ１
３０中に導入され、相対する形のドーパントが、チャネ
ルを形成するために、プラグ中に導入される。シリコン
プラグをドープする各種の方法が、適当と考えられる。
シリコンプラグが形成されるのと同時にドーピングする
か、シリコンプラグが形成された後に、ドーパントを注
入するのが、適当な手段と考えられる。
【００２９】ドーパントはソース及びドレイン延長部の
ためのドーパント源として、層１１０及び１２０を用い
ることによって、単結晶シリコンプラグ１３０中に追い
やることができる。この技術は固相拡散として知られ、
その場合、酸化物（たとえば二酸化シリコン）が、ドー
パント源として用いられる。二酸化シリコンは所望のド
ーパント（たとえばひ素、リン、ホウ素）をドープされ
る。高温において、ドーパントはドープされた酸化物か
ら、隣接したアンドープ（又は相対する形のドーパント
を低濃度にドープした）結晶半導体材料へ、追いやられ
る。ドープされた領域が、シリコンプラグ１３０とドー
パント源として用いられる材料の層１１０及び１２０間
の界面により規定されるため、この技術は有利である。
この技術により、自己整合ソース／ドレイン延長部の形
成が可能になる（すなわち、ソース／ドレイン延長部が
ゲートと整合する）。固相拡散技術の例は、オノ・エム
（Ｏｎｏ，Ｍ）ら、“１０ｎｍリンソース及びドレイン
接合を有するサブ５０ｎｍゲート長Ｎ−ＭＯＳＦＥＴ”
アイイ−ディ−エム（ＩＥＤＭ）９３，１１９−１２２
頁（１９９３）及びサイトー・エム（Ｓａｉｔｏ，Ｍ）
ら、“０．１及びサブ０．１ミクロンチャネル長に適し
たＳＰＤＤ Ｄ−ＭＯＳＦＥＴ構造とその電気的特
性”、アイイーディーエム（ＩＥＤＭ）９２，８９７−
９００頁（１９９２）に述べられている。これらはここ
に参照文献として含まれる。
ためのドーパント源として、層１１０及び１２０を用い
ることによって、単結晶シリコンプラグ１３０中に追い
やることができる。この技術は固相拡散として知られ、
その場合、酸化物（たとえば二酸化シリコン）が、ドー
パント源として用いられる。二酸化シリコンは所望のド
ーパント（たとえばひ素、リン、ホウ素）をドープされ
る。高温において、ドーパントはドープされた酸化物か
ら、隣接したアンドープ（又は相対する形のドーパント
を低濃度にドープした）結晶半導体材料へ、追いやられ
る。ドープされた領域が、シリコンプラグ１３０とドー
パント源として用いられる材料の層１１０及び１２０間
の界面により規定されるため、この技術は有利である。
この技術により、自己整合ソース／ドレイン延長部の形
成が可能になる（すなわち、ソース／ドレイン延長部が
ゲートと整合する）。固相拡散技術の例は、オノ・エム
（Ｏｎｏ，Ｍ）ら、“１０ｎｍリンソース及びドレイン
接合を有するサブ５０ｎｍゲート長Ｎ−ＭＯＳＦＥＴ”
アイイ−ディ−エム（ＩＥＤＭ）９３，１１９−１２２
頁（１９９３）及びサイトー・エム（Ｓａｉｔｏ，Ｍ）
ら、“０．１及びサブ０．１ミクロンチャネル長に適し
たＳＰＤＤ Ｄ−ＭＯＳＦＥＴ構造とその電気的特
性”、アイイーディーエム（ＩＥＤＭ）９２，８９７−
９００頁（１９９２）に述べられている。これらはここ
に参照文献として含まれる。
【００３０】当業者は、化学気相堆積を通して材料の層
が形成されるのと同時にドーパントが導入される方式を
周知しており、そのような技術について、ここで詳細に
述べない。一般に、ドーパントは材料の堆積中の適当な
点で、雰囲気中に導入され、そのためドーパントはシリ
コンプラグ中の所望の位置に、所望の濃度で存在する。
他の実施例において、ドーパントはチャネルが形成され
た後、チャネル中に注入され、ソース／ドレイン延長領
域を形成するために、高濃度ドープ基板からプラグの底
部中に拡散させる。イオン注入はプラグの最上部に、ソ
ース／ドレイン延長領域を形成する適切な手段である。
が形成されるのと同時にドーパントが導入される方式を
周知しており、そのような技術について、ここで詳細に
述べない。一般に、ドーパントは材料の堆積中の適当な
点で、雰囲気中に導入され、そのためドーパントはシリ
コンプラグ中の所望の位置に、所望の濃度で存在する。
他の実施例において、ドーパントはチャネルが形成され
た後、チャネル中に注入され、ソース／ドレイン延長領
域を形成するために、高濃度ドープ基板からプラグの底
部中に拡散させる。イオン注入はプラグの最上部に、ソ
ース／ドレイン延長領域を形成する適切な手段である。
【００３１】窓１２５が単結晶シリコン１３０で満さ
れ、シリコン１３０が所望の方式でドープされた後、絶
縁性材料の第４の層１３５が図２Ｅに示されるように、
基板上に形成される。層１３５は層１１０及び１２０の
エッチング抵抗に整合する選択されたエッチング手段中
で、エッチング抵抗をもつ材料である。プロセスの考え
に基くと、層１３５はその下の層１２０と同じ材料であ
ると有利である。シリコンプラグ１３０がドープされ、
ドーパントが所望の方式でプラグ１３０中に分布した
ら、基板はシリコンプラグ１３０中のドーパントの分布
に著しい影響を与える条件下に置かない。従って、この
工程後、基板は１１００℃を越える温度に露出されな
い。プロセスのこの点以後、基板が１０００℃を越える
温度に露出されなければ有利である。実施例によって
は、プロセスのこの点以後、基板は長時間（たとえば数
分を越える時間）９００℃を越える温度に露出されな
い。しかし、シリコンプラグ１３０中のドーパントの分
布に悪影響を与えることなく、基板を約１０００℃に達
する温度で、急速熱アニールすることはできる。
れ、シリコン１３０が所望の方式でドープされた後、絶
縁性材料の第４の層１３５が図２Ｅに示されるように、
基板上に形成される。層１３５は層１１０及び１２０の
エッチング抵抗に整合する選択されたエッチング手段中
で、エッチング抵抗をもつ材料である。プロセスの考え
に基くと、層１３５はその下の層１２０と同じ材料であ
ると有利である。シリコンプラグ１３０がドープされ、
ドーパントが所望の方式でプラグ１３０中に分布した
ら、基板はシリコンプラグ１３０中のドーパントの分布
に著しい影響を与える条件下に置かない。従って、この
工程後、基板は１１００℃を越える温度に露出されな
い。プロセスのこの点以後、基板が１０００℃を越える
温度に露出されなければ有利である。実施例によって
は、プロセスのこの点以後、基板は長時間（たとえば数
分を越える時間）９００℃を越える温度に露出されな
い。しかし、シリコンプラグ１３０中のドーパントの分
布に悪影響を与えることなく、基板を約１０００℃に達
する温度で、急速熱アニールすることはできる。
【００３２】従来のリソグラフィ技術を用いて、多層構
造上に別のエッチングマスク（図示されていない）が形
成される。このエッチングマスクは、シリコンで満した
窓上の第４の材料層の部分及び窓に隣接した第４の材料
層の部分が、マスクを通して露出されないように、パタ
ーン形成される。次に、上にエッチングマスクが形成さ
れた構造は、従来のドライエッチング手段を用いて、非
等方的にエッチングされる。ドライエッチング手段中
で、層１１０、１１５、１２０及び１３５のエッチング
速度はほぼ同じで、層１１５は層１１０、１２０及び１
３５より低いエッチング速度をもつ。このエッチング工
程で得られた構造が、図２Ｆに示されている。このエッ
チングの結果、マスクを通して露出された層１３５及び
１２０の部分は、完全に除去される。また、マスクによ
って被覆されない層１１５の部分は、その厚さの一部が
エッチング除去される。
造上に別のエッチングマスク（図示されていない）が形
成される。このエッチングマスクは、シリコンで満した
窓上の第４の材料層の部分及び窓に隣接した第４の材料
層の部分が、マスクを通して露出されないように、パタ
ーン形成される。次に、上にエッチングマスクが形成さ
れた構造は、従来のドライエッチング手段を用いて、非
等方的にエッチングされる。ドライエッチング手段中
で、層１１０、１１５、１２０及び１３５のエッチング
速度はほぼ同じで、層１１５は層１１０、１２０及び１
３５より低いエッチング速度をもつ。このエッチング工
程で得られた構造が、図２Ｆに示されている。このエッ
チングの結果、マスクを通して露出された層１３５及び
１２０の部分は、完全に除去される。また、マスクによ
って被覆されない層１１５の部分は、その厚さの一部が
エッチング除去される。
【００３３】次に、基板は湿式エッチング又はドライエ
ッチングする。この手段中での層１１５のエッチング速
度は、層１１０、１２０及び１３５のエッチング速度よ
り、著しく速い。図２Ｇに示されるように、湿式エッチ
ング手段中でのエッチングの選択性により、層１１０の
主要部分及び層１２０及び１３５の残りの部分を除去す
ることなく、層１１０及び１２０間の犠牲となる層は、
完全に除去される。シリコンプラグ１３０の最上部１４
０に隣接したその上の層１２０及び１３５の部分は残
る。このエッチングの結果、層１１５の厚さに対応する
シリコンプラグ１３０の部分が、露出される。プラグ１
３０の露出された表面１４５は、形成されつつあるデバ
イスの物理的なゲート長になる。
ッチングする。この手段中での層１１５のエッチング速
度は、層１１０、１２０及び１３５のエッチング速度よ
り、著しく速い。図２Ｇに示されるように、湿式エッチ
ング手段中でのエッチングの選択性により、層１１０の
主要部分及び層１２０及び１３５の残りの部分を除去す
ることなく、層１１０及び１２０間の犠牲となる層は、
完全に除去される。シリコンプラグ１３０の最上部１４
０に隣接したその上の層１２０及び１３５の部分は残
る。このエッチングの結果、層１１５の厚さに対応する
シリコンプラグ１３０の部分が、露出される。プラグ１
３０の露出された表面１４５は、形成されつつあるデバ
イスの物理的なゲート長になる。
【００３４】次に、結晶シリコンプラグ１３０の露出さ
れた表面上に、熱酸化物（図示されていない）の層を成
長させるため、基板は酸素を含む雰囲気中で加熱され
る。熱酸化物の薄い層は、湿式エッチング（たとえば、
フッ化水素酸水溶液）のような従来の手段を用いて、除
去される。犠牲となる熱酸化物の形成及び除去の結果、
シリコンプラグ１３０の表面は平滑で、ある程度の側壁
欠陥は除去される。犠牲となる酸化物を形成及び除去す
るために用いられる具体的な条件は、シリコンプラグの
幅を所望の寸法に調整するために、必要に応じて選択さ
れる。
れた表面上に、熱酸化物（図示されていない）の層を成
長させるため、基板は酸素を含む雰囲気中で加熱され
る。熱酸化物の薄い層は、湿式エッチング（たとえば、
フッ化水素酸水溶液）のような従来の手段を用いて、除
去される。犠牲となる熱酸化物の形成及び除去の結果、
シリコンプラグ１３０の表面は平滑で、ある程度の側壁
欠陥は除去される。犠牲となる酸化物を形成及び除去す
るために用いられる具体的な条件は、シリコンプラグの
幅を所望の寸法に調整するために、必要に応じて選択さ
れる。
【００３５】熱酸化物の層が除去された後、ゲート誘電
体（たとえば、二酸化シリコン、シリコンオキシナイト
ライド、シリコン窒化物又は金属酸化物）の層１５０
が、シリコンプラグ１３０の露出された部分上に形成さ
れる。ゲート誘電体の厚さは、約１ｎｍないし約２０ｎ
ｍである。一実施例において、基板を酸素を含む雰囲気
中で、約７００℃ないし約１１００℃の範囲の温度に加
熱することにより、二酸化シリコン層が形成される。化
学気相堆積、ジェット気相堆積及び原子層堆積といった
ゲート誘電体を形成する他の手段も、適当と考えられ
る。所望の厚さのゲート誘電体を形成する条件は、当業
者には良く知られている。
体（たとえば、二酸化シリコン、シリコンオキシナイト
ライド、シリコン窒化物又は金属酸化物）の層１５０
が、シリコンプラグ１３０の露出された部分上に形成さ
れる。ゲート誘電体の厚さは、約１ｎｍないし約２０ｎ
ｍである。一実施例において、基板を酸素を含む雰囲気
中で、約７００℃ないし約１１００℃の範囲の温度に加
熱することにより、二酸化シリコン層が形成される。化
学気相堆積、ジェット気相堆積及び原子層堆積といった
ゲート誘電体を形成する他の手段も、適当と考えられ
る。所望の厚さのゲート誘電体を形成する条件は、当業
者には良く知られている。
【００３６】図２１を参照すると、次に適当なゲート材
料（たとえばその場ドープされたアモルファスシリコ
ン）の適合する層１５５を堆積することにより、ゲート
電極が形成される。次に、シリコンプラグ中のドーパン
トの分布に著しく影響しない条件を用いて、アモルファ
スシリコンは再結晶化される。適当なゲート材料の他の
例には、多結晶シリコン、シリコン−ゲルマニウム及び
シリコン−ゲルマニウム−カーボンが含まれる。適切な
近い抵抗率をもち、ゲート誘電体材料及び半導体プロセ
スと両立する金属及び金属を含む化合物も、適当なゲー
ト材料と考えられる。ゲート材料が半導体プラグ材料の
禁制帯の中央に十分近い仕事関数をもつと有利である。
そのような金属の例には、チタン、チタン窒化物、タン
グステン、タングステンシリサイド、タンタル、タンタ
ル窒化物及びモリブデンが含まれる。ゲート材料の層を
形成するための適当な手段には、化学気相堆積、電解メ
ッキ及びそれらの組合せが含まれる。
料（たとえばその場ドープされたアモルファスシリコ
ン）の適合する層１５５を堆積することにより、ゲート
電極が形成される。次に、シリコンプラグ中のドーパン
トの分布に著しく影響しない条件を用いて、アモルファ
スシリコンは再結晶化される。適当なゲート材料の他の
例には、多結晶シリコン、シリコン−ゲルマニウム及び
シリコン−ゲルマニウム−カーボンが含まれる。適切な
近い抵抗率をもち、ゲート誘電体材料及び半導体プロセ
スと両立する金属及び金属を含む化合物も、適当なゲー
ト材料と考えられる。ゲート材料が半導体プラグ材料の
禁制帯の中央に十分近い仕事関数をもつと有利である。
そのような金属の例には、チタン、チタン窒化物、タン
グステン、タングステンシリサイド、タンタル、タンタ
ル窒化物及びモリブデンが含まれる。ゲート材料の層を
形成するための適当な手段には、化学気相堆積、電解メ
ッキ及びそれらの組合せが含まれる。
【００３７】図２Ｊを参照すると、層１５５はゲート１
５５を形成するために、パターン形成される。ゲートの
形態は、主に設計上の選択である。しかし、ゲートはそ
の上に形成されたゲート酸化物で、シリコンプラグの部
分を囲む。
５５を形成するために、パターン形成される。ゲートの
形態は、主に設計上の選択である。しかし、ゲートはそ
の上に形成されたゲート酸化物で、シリコンプラグの部
分を囲む。
【００３８】別の実施例について、図３Ａ−３Ｐを参照
しながら述べる。図３Ａを参照すると、高濃度ドープソ
ース領域２０５が、シリコン基板２００に形成されてい
る。適当な基板２００の一例は、ホウ素をドープしたシ
リコン基板である。ホウ素ドーパントの濃度は、約２×
１０15原子／ｃｍ3 である。深いソース領域、その中の
ドーパントの濃度及びドーパントの形（すなわちｎ形又
はｐ形）は、すべて設計上の選択による。ドーパントが
アンチモン又はひ素で、ピークドーパント濃度が１×１
０19原子／ｃｍ3 以上、基板中のドープ領域の深さが約
２００ｎｍより小さいｎ+ の深いソース領域２０５は、
適当と考えられる。
しながら述べる。図３Ａを参照すると、高濃度ドープソ
ース領域２０５が、シリコン基板２００に形成されてい
る。適当な基板２００の一例は、ホウ素をドープしたシ
リコン基板である。ホウ素ドーパントの濃度は、約２×
１０15原子／ｃｍ3 である。深いソース領域、その中の
ドーパントの濃度及びドーパントの形（すなわちｎ形又
はｐ形）は、すべて設計上の選択による。ドーパントが
アンチモン又はひ素で、ピークドーパント濃度が１×１
０19原子／ｃｍ3 以上、基板中のドープ領域の深さが約
２００ｎｍより小さいｎ+ の深いソース領域２０５は、
適当と考えられる。
【００３９】図３Ｂを参照すると、材料の５つの層２１
０、２１１、２１５、２１６及び２２０が、シリコン基
板２００中の深いソース領域２０５上に、形成される。
材料の第１層２１０は電気的に絶縁性の材料である。材
料層２１０は深いソース領域２０５を、最終的に上のゲ
ート電極（図３Ｐ中の２６５）となるものから、電気的
に分離する。従って、材料層２１０はこの目的に合った
材料で作られ、厚さをもつ。適当な材料の例には、ドー
プされたシリコン酸化物が含まれる。実施例によって
は、第１層もドーパント源として使用される。ドーパン
ト源はその後形成されるデバイスの垂直チャネル（図３
Ｃ）をドーピングするために、用いられる。シリコン酸
化物ドーピング源の一例は、ＰＳＧ（リンシリケートガ
ラス、すなわちリンドープシリコン酸化物）である。当
業者は基板上にＰＳＧの層を形成するための適当な手段
（たとえばプラズマ促進化学気相堆積（ＣＶＤ））を知
っている。適当な厚さは、約２５ｎｍないし約２５０ｎ
ｍの範囲内である。
０、２１１、２１５、２１６及び２２０が、シリコン基
板２００中の深いソース領域２０５上に、形成される。
材料の第１層２１０は電気的に絶縁性の材料である。材
料層２１０は深いソース領域２０５を、最終的に上のゲ
ート電極（図３Ｐ中の２６５）となるものから、電気的
に分離する。従って、材料層２１０はこの目的に合った
材料で作られ、厚さをもつ。適当な材料の例には、ドー
プされたシリコン酸化物が含まれる。実施例によって
は、第１層もドーパント源として使用される。ドーパン
ト源はその後形成されるデバイスの垂直チャネル（図３
Ｃ）をドーピングするために、用いられる。シリコン酸
化物ドーピング源の一例は、ＰＳＧ（リンシリケートガ
ラス、すなわちリンドープシリコン酸化物）である。当
業者は基板上にＰＳＧの層を形成するための適当な手段
（たとえばプラズマ促進化学気相堆積（ＣＶＤ））を知
っている。適当な厚さは、約２５ｎｍないし約２５０ｎ
ｍの範囲内である。
【００４０】材料の第１層２１０上に、材料の第２層２
１１が形成される。第２層はエッチストップとして意図
される。当業者には知られているように、エッチストッ
プはエッチングが下の層又は複数の層に進むのを防止す
るように、設計される。当業者はエッチストップ層の選
択は、上の層をエッチングするために用いられる具体的
なエッチング手段によって決ることを知っている。本発
明のプロセスにおいて、上の層はＰＳＧ及びアンドープ
シリコン酸化物（たとえば、シリコン酸化物はテトラエ
チレンオルトシリケート（ＴＥＯＳ）から形成される）
で、そのような材料に対するエッチャントが、下の層に
浸透するのを効果的に停止するエッチストップ材料が、
選択される。シリコン窒化物、Ｓｉ3 Ｎ4 は適当なエッ
チストップ材料と考えられる。エッチストップ層の厚さ
は、選択されたエッチャントに対するエッチストップ材
料の抵抗に、大きく依存する（すなわち、有効なエッチ
ストップであるためには、エッチングを行うのに必要な
時間内に、エッチストップ層を貫通できない）。
１１が形成される。第２層はエッチストップとして意図
される。当業者には知られているように、エッチストッ
プはエッチングが下の層又は複数の層に進むのを防止す
るように、設計される。当業者はエッチストップ層の選
択は、上の層をエッチングするために用いられる具体的
なエッチング手段によって決ることを知っている。本発
明のプロセスにおいて、上の層はＰＳＧ及びアンドープ
シリコン酸化物（たとえば、シリコン酸化物はテトラエ
チレンオルトシリケート（ＴＥＯＳ）から形成される）
で、そのような材料に対するエッチャントが、下の層に
浸透するのを効果的に停止するエッチストップ材料が、
選択される。シリコン窒化物、Ｓｉ3 Ｎ4 は適当なエッ
チストップ材料と考えられる。エッチストップ層の厚さ
は、選択されたエッチャントに対するエッチストップ材
料の抵抗に、大きく依存する（すなわち、有効なエッチ
ストップであるためには、エッチングを行うのに必要な
時間内に、エッチストップ層を貫通できない）。
【００４１】材料の第２層２１１上に、材料の第３層２
１５が形成される。しかし、第３層２１５の絶縁性材料
は、選択されたエッチャントに対し、エッチストップ層
２１１の絶縁性材料とは著しく異なるエッチング抵抗を
もつ。具体的には、選択されたエッチャントに対し、第
３層２１５の絶縁性材料のエッチング速度は、エッチス
トップ層２１１の絶縁性材料のエッチング速度より、は
るかに大きい。
１５が形成される。しかし、第３層２１５の絶縁性材料
は、選択されたエッチャントに対し、エッチストップ層
２１１の絶縁性材料とは著しく異なるエッチング抵抗を
もつ。具体的には、選択されたエッチャントに対し、第
３層２１５の絶縁性材料のエッチング速度は、エッチス
トップ層２１１の絶縁性材料のエッチング速度より、は
るかに大きい。
【００４２】材料の第３層２１５の厚さは、デバイスの
ゲート長に対応するように選択される。犠牲となる第３
の層２１５が除去された時、ゲート酸化物（図３Ｍ中の
２５０）がデバイスのチャネル２６０（図３Ｐ）となる
ものの上に、形成される。
ゲート長に対応するように選択される。犠牲となる第３
の層２１５が除去された時、ゲート酸化物（図３Ｍ中の
２５０）がデバイスのチャネル２６０（図３Ｐ）となる
ものの上に、形成される。
【００４３】第３層２１５上に、材料の第４層２１６が
形成される。材料の第４層２１６は層２１１と同じ機能
をもつ。従って、層２１１の材料及び厚さの選択を支配
する考えは、層２１６の材料及び厚さの選択を支配す
る。
形成される。材料の第４層２１６は層２１１と同じ機能
をもつ。従って、層２１１の材料及び厚さの選択を支配
する考えは、層２１６の材料及び厚さの選択を支配す
る。
【００４４】第４層２１６上に、絶縁性材料の第５層２
２０が形成される。第５層２２０中の絶縁性材料が、選
択されたエッチャント中で、第１層２１０の絶縁性材料
と同じエッチング速度をもつなら、有利である。プロセ
スを容易にするという点からは、第１層２１０の材料が
第５層２２０の材料と同じであると有利である。
２０が形成される。第５層２２０中の絶縁性材料が、選
択されたエッチャント中で、第１層２１０の絶縁性材料
と同じエッチング速度をもつなら、有利である。プロセ
スを容易にするという点からは、第１層２１０の材料が
第５層２２０の材料と同じであると有利である。
【００４５】図３Ｃを参照すると、５つの層２１０、２
１１、２１５、２１６及び２２０を貫いて、シリコン基
板２００中の高濃度ドープ領域２０５まで、窓２２５が
形成される。窓の直径は具体的なデバイスの寸法上の制
約及び窓を形成するのに用いられるリソグラフィ技術の
制約によって決る。窓は従来のリソグラフィ技術を用い
て形成される。次に、窓の底部におけるシリコンを清浄
化するために、窓２２５を化学的に清浄化（たとえばＲ
ＣＡ又はピラニアクリーン）する。この清浄化工程の
後、窓２２５に隣接した層２１０及び２２０の小さな部
分が、除去される。このエッチングの結果が、図３Ｄに
示されている。
１１、２１５、２１６及び２２０を貫いて、シリコン基
板２００中の高濃度ドープ領域２０５まで、窓２２５が
形成される。窓の直径は具体的なデバイスの寸法上の制
約及び窓を形成するのに用いられるリソグラフィ技術の
制約によって決る。窓は従来のリソグラフィ技術を用い
て形成される。次に、窓の底部におけるシリコンを清浄
化するために、窓２２５を化学的に清浄化（たとえばＲ
ＣＡ又はピラニアクリーン）する。この清浄化工程の
後、窓２２５に隣接した層２１０及び２２０の小さな部
分が、除去される。このエッチングの結果が、図３Ｄに
示されている。
【００４６】図３Ｅを参照すると、次に窓２２５は結晶
半導体材料（たとえばシリコン）２３０で満される。窓
内に多結晶シリコンを形成する技術は、当業者には良く
知られている。一実施例において、アモルファスシリコ
ンを基板表面全体上に堆積させ、窓内に堆積させたシリ
コン２３０及び窓の最上部における小さな部分２３１を
除いて全て除去する。次に、基板をアニーリングするこ
とにより、アモルファス半導体を再結晶化させる。
半導体材料（たとえばシリコン）２３０で満される。窓
内に多結晶シリコンを形成する技術は、当業者には良く
知られている。一実施例において、アモルファスシリコ
ンを基板表面全体上に堆積させ、窓内に堆積させたシリ
コン２３０及び窓の最上部における小さな部分２３１を
除いて全て除去する。次に、基板をアニーリングするこ
とにより、アモルファス半導体を再結晶化させる。
【００４７】窓２２５内に形成された結晶半導体プラグ
２３０は、デバイスのチャネル（図３Ｐ中の２６０）と
なる。従って、結晶半導体プラグ２３０は、ドープされ
る。チャネル領域２６０用のドーパントが、プラグ２３
０が形成されるのと同時に導入されるなら、有利であ
る。しかし、ドーパントの注入も適当と考えられる。
２３０は、デバイスのチャネル（図３Ｐ中の２６０）と
なる。従って、結晶半導体プラグ２３０は、ドープされ
る。チャネル領域２６０用のドーパントが、プラグ２３
０が形成されるのと同時に導入されるなら、有利であ
る。しかし、ドーパントの注入も適当と考えられる。
【００４８】窓２２５が結晶半導体２３０で満され、半
導体２３０が、所望の方式でドープされた後、図３Ｆで
示されるように、基板上に材料の第６の層２３５が形成
される。層２３５は自己整合最上部接触（図３Ｇ中のド
レイン接触２３５）を作る材料である。適当な材料の一
例は、ドープされた多結晶シリコンである。選択される
ドーパントは、シリコンチャネル（図３Ｐ中の２６０）
をドープするのに用いられるのと相対する形のドーパン
トである。ドーパントの濃度は、約１０20原子／ｃｍ3
より大きい。
導体２３０が、所望の方式でドープされた後、図３Ｆで
示されるように、基板上に材料の第６の層２３５が形成
される。層２３５は自己整合最上部接触（図３Ｇ中のド
レイン接触２３５）を作る材料である。適当な材料の一
例は、ドープされた多結晶シリコンである。選択される
ドーパントは、シリコンチャネル（図３Ｐ中の２６０）
をドープするのに用いられるのと相対する形のドーパン
トである。ドーパントの濃度は、約１０20原子／ｃｍ3
より大きい。
【００４９】図３Ｆに示されるように、材料の層２３６
を層２３５上に堆積させる。この材料は、残った部分が
結晶半導体プラグ２３０及びそれに隣接する領域の上に
なるように、パターン形成される（図３Ｇ）。層２３６
の材料は、層２１５を除去するのに選択されたエッチャ
ント中で、層２１５の材料のエッチング速度より著しく
低いエッチング速度をもつよう、選択される。この点
で、層２３６から選択された材料が、層２１１及び２１
６の材料と同じであるなら、有利である。適当な材料の
一例は、シリコン窒化物である。シリコン窒化物の層２
３６は先に述べた技術を用いて、層２３５上に形成され
る。
を層２３５上に堆積させる。この材料は、残った部分が
結晶半導体プラグ２３０及びそれに隣接する領域の上に
なるように、パターン形成される（図３Ｇ）。層２３６
の材料は、層２１５を除去するのに選択されたエッチャ
ント中で、層２１５の材料のエッチング速度より著しく
低いエッチング速度をもつよう、選択される。この点
で、層２３６から選択された材料が、層２１１及び２１
６の材料と同じであるなら、有利である。適当な材料の
一例は、シリコン窒化物である。シリコン窒化物の層２
３６は先に述べた技術を用いて、層２３５上に形成され
る。
【００５０】図３Ｇに示されるように、従来のリソグラ
フィ技術を用いて、シリコンを満した窓の上、又はシリ
コンを満した窓に隣接した層の部分のみが残るように、
（１ないし複数のドライエッチ工程を用いて）層２３
６、２３５及び２２０はパターン形成される。層２２
０、２３５及び２３６の残った部分は、デバイスのドレ
インを形成する。図３Ｈに示されるように、材料の層２
４０を次に堆積させる。層２４０の材料は、層２１５を
除去するために選択されるエッチャント中で、層２１５
の材料のエッチング速度より著しく低いエッチング速度
をもつように、選択される。層２４０の適当な材料の一
例は、シリコン窒化物である。層２４０の厚さは、層２
３５及び２２０の残った部分が、その後のエッチャント
と接触することから保護されるように、選択される。次
に、層２４０は、ドライプラズマエッチのような非等方
的エッチャントを用いて、エッチングされる。図３Ｉに
示されるように、非等方的エッチングの後残る層２４０
の部分のみが、層２２０及び２３５に隣接した部分であ
る。このエッチングの結果、層２１５は露出される。
フィ技術を用いて、シリコンを満した窓の上、又はシリ
コンを満した窓に隣接した層の部分のみが残るように、
（１ないし複数のドライエッチ工程を用いて）層２３
６、２３５及び２２０はパターン形成される。層２２
０、２３５及び２３６の残った部分は、デバイスのドレ
インを形成する。図３Ｈに示されるように、材料の層２
４０を次に堆積させる。層２４０の材料は、層２１５を
除去するために選択されるエッチャント中で、層２１５
の材料のエッチング速度より著しく低いエッチング速度
をもつように、選択される。層２４０の適当な材料の一
例は、シリコン窒化物である。層２４０の厚さは、層２
３５及び２２０の残った部分が、その後のエッチャント
と接触することから保護されるように、選択される。次
に、層２４０は、ドライプラズマエッチのような非等方
的エッチャントを用いて、エッチングされる。図３Ｉに
示されるように、非等方的エッチングの後残る層２４０
の部分のみが、層２２０及び２３５に隣接した部分であ
る。このエッチングの結果、層２１５は露出される。
【００５１】次に、基板を湿式エッチング（たとえばフ
ッ化水素酸水溶液）又は等方的ドライエッチング（たと
えば、無水フッ化水素酸）し、それによって層２１５の
露出された残った部分が除去される。図３Ｊに示される
ように、層２１０の残った部分はなお層２１１によって
被覆され、層２２０及び２３５は層２１６、２３６及び
２４０の残った部分によって、封じられている。その結
果、層２１０、２２０及び２３５の残った部分は、その
後のエッチング手段と接触しないよう分離されたままで
ある。
ッ化水素酸水溶液）又は等方的ドライエッチング（たと
えば、無水フッ化水素酸）し、それによって層２１５の
露出された残った部分が除去される。図３Ｊに示される
ように、層２１０の残った部分はなお層２１１によって
被覆され、層２２０及び２３５は層２１６、２３６及び
２４０の残った部分によって、封じられている。その結
果、層２１０、２２０及び２３５の残った部分は、その
後のエッチング手段と接触しないよう分離されたままで
ある。
【００５２】図３Ｋを参照すると、犠牲となる二酸化シ
リコン層２４５がシリコンプラグ２３０の露出された表
面上に、成長している。約１０ｎｍより小さい程度の犠
牲となるシリコン酸化物の厚さが、適当と考えられる。
次に、従来の等方的エッチング（たとえばフッ化水素酸
水溶液）を用いて、犠牲となるシリコン酸化物２４５が
除去される（図３Ｌ）。犠牲となる酸化物の形成及び除
去の結果、シリコンプラグ２３０の表面は平滑で、ある
程度の側壁欠陥が除去される。層２１１は湿式エッチン
グ手段が、層２１０に接触するのを防止する。このエッ
チングの結果、層２１５の堆積させた厚さに対応するシ
リコンプラグ２３０の部分が、露出される。プラグ２３
０の露出された部分は、形成されつつあるデバイスの物
理的なゲート長を規定する。
リコン層２４５がシリコンプラグ２３０の露出された表
面上に、成長している。約１０ｎｍより小さい程度の犠
牲となるシリコン酸化物の厚さが、適当と考えられる。
次に、従来の等方的エッチング（たとえばフッ化水素酸
水溶液）を用いて、犠牲となるシリコン酸化物２４５が
除去される（図３Ｌ）。犠牲となる酸化物の形成及び除
去の結果、シリコンプラグ２３０の表面は平滑で、ある
程度の側壁欠陥が除去される。層２１１は湿式エッチン
グ手段が、層２１０に接触するのを防止する。このエッ
チングの結果、層２１５の堆積させた厚さに対応するシ
リコンプラグ２３０の部分が、露出される。プラグ２３
０の露出された部分は、形成されつつあるデバイスの物
理的なゲート長を規定する。
【００５３】次に、シリコンプラグ２３０の露出された
部分上に、ゲート誘電体の層２５０が形成される条件
に、基板を置く。得られた構造が、図３Ｍに示されてい
る。ゲート誘電体２５０の厚さは、約１ｎｍないし約２
０ｎｍである。適当な厚さの一例は、６ｎｍである。も
し、半導体プラグがシリコンなら、酸素を含む雰囲気中
で、約７００℃ないし約１１００℃の範囲の温度に、基
板を加熱することにより、二酸化シリコンのゲート誘電
体層が形成される。ゲート誘電体を形成する他の手段
（たとえば、化学気相堆積、ジェット気相堆積又は原子
層堆積）も、適当と考えられる。所望の厚さのゲート誘
電体を形成する条件は、当業者には良く知られている。
部分上に、ゲート誘電体の層２５０が形成される条件
に、基板を置く。得られた構造が、図３Ｍに示されてい
る。ゲート誘電体２５０の厚さは、約１ｎｍないし約２
０ｎｍである。適当な厚さの一例は、６ｎｍである。も
し、半導体プラグがシリコンなら、酸素を含む雰囲気中
で、約７００℃ないし約１１００℃の範囲の温度に、基
板を加熱することにより、二酸化シリコンのゲート誘電
体層が形成される。ゲート誘電体を形成する他の手段
（たとえば、化学気相堆積、ジェット気相堆積又は原子
層堆積）も、適当と考えられる。所望の厚さのゲート誘
電体を形成する条件は、当業者には良く知られている。
【００５４】図３Ｎを参照すると、次に十分に適合する
適当なゲート材料の層２５５（たとえば、ドーパントが
同時に導入されるドープされたアモルファスシリコンの
層）を堆積させることにより、ゲート電極が形成され
る。次に、多結晶シリコンを形成するために、アモルフ
ァスシリコンは続いて再結晶化される。ドーパント濃度
は層２５５の抵抗率が十分低いよう、十分である。図３
０を参照すると、デバイスのゲート２６５を形成するた
め、層２５５はパターン形成される。ゲートの形態は、
主に設計上の選択である。しかし、ゲートは上に形成さ
れたゲート酸化物２５０で、シリコンプラグ２３０の部
分を囲む。
適当なゲート材料の層２５５（たとえば、ドーパントが
同時に導入されるドープされたアモルファスシリコンの
層）を堆積させることにより、ゲート電極が形成され
る。次に、多結晶シリコンを形成するために、アモルフ
ァスシリコンは続いて再結晶化される。ドーパント濃度
は層２５５の抵抗率が十分低いよう、十分である。図３
０を参照すると、デバイスのゲート２６５を形成するた
め、層２５５はパターン形成される。ゲートの形態は、
主に設計上の選択である。しかし、ゲートは上に形成さ
れたゲート酸化物２５０で、シリコンプラグ２３０の部
分を囲む。
【００５５】図３Ｐを参照すると、ドーパントは固相拡
散により、ドーパント源層２１０及び２２０から結晶半
導体プラグ２３０中に追いやられ、ソース２３２及びド
レイン２３３延長部を形成する。この技術の利点は、ソ
ース及びドレイン延長部（従って、デバイスのチャネ
ル）が、デバイスのゲートになるものと整合することで
ある。ドーパント源層２１０及び２２０に対して、固相
拡散によりドープされた結晶半導体プラグ２３０の部分
中のドーパント濃度は、典型的な場合、少くとも約１×
１０19／ｃｍ3 で、約５×１０19／ｃｍ3 のドーパント
濃度が有利と考えられる。この固相拡散技術で、非常に
浅いソース及びドレイン延長部が得られる。ソース２３
２及びドレイン２３３延長部がプラグ２３０中に浸透す
る距離は、プラグの幅の半分より小さいことが好まし
い。このようにドーパントの浸透を制限することによ
り、ドープされた領域がプラグ２３０の相対する側と著
しく重なることが避けられる。また、ソース２３２及び
ドレイン２３３延長部が、デバイスゲート下に延びる距
離は、ゲート長の５分の１より小さく制限されることが
好ましい。ドーパントは、プラグ２３０のチャネル領域
２６０中のドーパントの形とは、相対する形である。
散により、ドーパント源層２１０及び２２０から結晶半
導体プラグ２３０中に追いやられ、ソース２３２及びド
レイン２３３延長部を形成する。この技術の利点は、ソ
ース及びドレイン延長部（従って、デバイスのチャネ
ル）が、デバイスのゲートになるものと整合することで
ある。ドーパント源層２１０及び２２０に対して、固相
拡散によりドープされた結晶半導体プラグ２３０の部分
中のドーパント濃度は、典型的な場合、少くとも約１×
１０19／ｃｍ3 で、約５×１０19／ｃｍ3 のドーパント
濃度が有利と考えられる。この固相拡散技術で、非常に
浅いソース及びドレイン延長部が得られる。ソース２３
２及びドレイン２３３延長部がプラグ２３０中に浸透す
る距離は、プラグの幅の半分より小さいことが好まし
い。このようにドーパントの浸透を制限することによ
り、ドープされた領域がプラグ２３０の相対する側と著
しく重なることが避けられる。また、ソース２３２及び
ドレイン２３３延長部が、デバイスゲート下に延びる距
離は、ゲート長の５分の１より小さく制限されることが
好ましい。ドーパントは、プラグ２３０のチャネル領域
２６０中のドーパントの形とは、相対する形である。
【００５６】別の実施例（図示されていない）におい
て、シリコンプラグ２３０（図３Ｅ）の最上部分２３１
は、シリコンプラグ２３０の最上部が、層２２０の最上
部と同一面になるように、研磨される。化学機械研磨の
ような手段が、適当と考えられる。このようにシリコン
プラグ２３０の最上部分を研磨することにより、最上部
ソース／ドレイン接触を形成するために、層２３５から
シリコンプラグ２３０中へドーパントを拡散させること
が、より良く制御できる。
て、シリコンプラグ２３０（図３Ｅ）の最上部分２３１
は、シリコンプラグ２３０の最上部が、層２２０の最上
部と同一面になるように、研磨される。化学機械研磨の
ような手段が、適当と考えられる。このようにシリコン
プラグ２３０の最上部分を研磨することにより、最上部
ソース／ドレイン接触を形成するために、層２３５から
シリコンプラグ２３０中へドーパントを拡散させること
が、より良く制御できる。
【００５７】更に別の実施例において、アンドープ二酸
化シリコンの薄い層（たとえば約２５ｎｍの厚さ）が、
層２０５上に形成される。図３Ｅを参照すると、この層
（図示されていない）は高濃度ドープドーパント源層２
１０から下方へ層２０５を貫き、かつ上方へ、形成され
ているシリコンプラグ２３０中へ、固相リンドーパント
拡散することの障壁として働く。
化シリコンの薄い層（たとえば約２５ｎｍの厚さ）が、
層２０５上に形成される。図３Ｅを参照すると、この層
（図示されていない）は高濃度ドープドーパント源層２
１０から下方へ層２０５を貫き、かつ上方へ、形成され
ているシリコンプラグ２３０中へ、固相リンドーパント
拡散することの障壁として働く。
【００５８】上述の実施例は本発明を用いるプロセスの
具体例を示すためにあげた。当業者は本発明を実施する
のに有用な多くのプロセス工程、材料及び手段があるこ
とを、認識するであろう。付随した特許請求の範囲に合
致するものを除いて、本発明は実施例に制限するために
考案されたものではない。
具体例を示すためにあげた。当業者は本発明を実施する
のに有用な多くのプロセス工程、材料及び手段があるこ
とを、認識するであろう。付随した特許請求の範囲に合
致するものを除いて、本発明は実施例に制限するために
考案されたものではない。
【図１】垂直トランジスタの概略側面図である。
【図２Ａ】本発明の一実施例のプロセス工程を示す図で
ある。
ある。
【図２Ｂ】本発明の一実施例のプロセス工程を示す図で
ある。
ある。
【図２Ｃ】本発明の一実施例のプロセス工程を示す図で
ある。
ある。
【図２Ｄ】本発明の一実施例のプロセス工程を示す図で
ある。
ある。
【図２Ｅ】本発明の一実施例のプロセス工程を示す図で
ある。
ある。
【図２Ｆ】本発明の一実施例のプロセス工程を示す図で
ある。
ある。
【図２Ｇ】本発明の一実施例のプロセス工程を示す図で
ある。
ある。
【図２Ｈ】本発明の一実施例のプロセス工程を示す図で
ある。
ある。
【図２Ｉ】本発明の一実施例のプロセス工程を示す図で
ある。
ある。
【図２Ｊ】本発明の一実施例のプロセス工程を示す図で
ある。
ある。
【図３Ａ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｂ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｃ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｄ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｅ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｆ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｇ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｈ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｉ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｊ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｋ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｌ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｍ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｎ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｏ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
【図３Ｐ】本発明の第２の実施例のプロセス工程を示す
図である。
図である。
１０ デバイス １５ ソース ２０ ドレイン ２５ チャネル ３０ 基板 ３５ ゲート １００ シリコン基板 １０５ ソース領域、表面 １１０ 層、材料層、第１層 １１５ 層、第２層 １２０ 層、第３層 １２５ 溝、窓 １３０ 半導体材料、シリコン １３１ プラグ １３５ 層 １４０ 最上部 １４５ 表面 １５０ 層 １５５ ゲート電極、層、ゲート ２００ 基板 ２０５ ソース領域、高濃度ドープ領域 ２１０ 層、第１層、ドーパント源層 ２１１ 層、第２層、エッチストップ層 ２１５ 層、第３層 ２１６ 層 ２２０ 層 ２２５ 窓 ２３０ 半導体材料、シリコン、プラグ、半導体 ２３１ 部分 ２３２ ソース ２３３ ドレイン ２３５ 層、ドレイン接触 ２３６ 層 ２４０ 層 ２４５ 二酸化シリコン層 ２５０ ゲート酸化物 ２５５ 層 ２６０ チャネル、チャネル領域 ２６５ ゲート電極、ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド ポール モンロー アメリカ合衆国 07901 ニュージャーシ ィ，サミット，ウィンチップ ロード 35
Claims (25)
- 【請求項１】 半導体基板中の半導体デバイスのソース
領域及びドレイン領域から成るグループから選択された
第１のデバイスを形成する工程；第１層及び第３層間に
第２層がはさまれた半導体基板中の第１のデバイス領域
上に、材料の少くとも３つの層を形成する工程；窓が半
導体基板中に形成された第１のデバイス領域で終端する
材料の少くとも３つの層内に、窓を形成する工程；半導
体材料で窓を満し、それによって材料の少くとも３つの
層内に、半導体プラグを形成し、プラグは第１及び第２
の端部を有し、第１の端部は第１のデバイス領域と接触
する工程；シリコンプラグの第２の端部中に、ソース領
域及びドレイン領域から成るグループから選択された第
２のデバイス領域を形成し、第１及び第２のデバイス領
域の１つはソース領域であり、他はドレイン領域である
工程；第３層の一部を除去し、それによって第３層の除
去された部分下の第２層を露出させる工程；第２層を除
去し、それによって半導体プラグの一部を露出させる工
程；半導体プラグの露出された部分上に、誘電体材料の
層を形成する工程；誘電体材料の層に接触して、ゲート
を形成する工程を含む垂直トランジスタの作製プロセ
ス。 - 【請求項２】 第２層はエッチャント中でエッチングす
ることにより除去され、エッチャント中で第１層は第１
のエッチング速度をもち、第２層は第２のエッチング速
度をもち、第３層は第３のエッチング速度をもち、第２
のエッチング速度はエッチャント中で、第１のエッチン
グ速度及び第３のエッチング速度より、少くとも１０倍
速い請求項１記載のプロセス。 - 【請求項３】 エッチャントは等方的湿式エッチャント
及び等方的ドライエッチャントから成るグループから選
択される請求項２記載のプロセス。 - 【請求項４】 半導体プラグはドープされた半導体プラ
グで、ドーパントはｎ形ドーパント及びｐ形ドーパント
から成るグループから選択される請求項１記載のプロセ
ス。 - 【請求項５】 ドープされた半導体プラグは、半導体材
料を窓内に堆積させるのと同時に、半導体材料中にドー
パントを導入することにより形成される請求項４記載の
プロセス。 - 【請求項６】 ドープされた半導体プラグは、半導体材
料を窓内に堆積させた後、その中にドーパントを注入す
ることにより形成される請求項４記載のプロセス。 - 【請求項７】 半導体材料は結晶半導体材料で、シリコ
ン、シリコン−ゲルマニウム及びシリコン−ゲルマニウ
ム−カーボンから成るグループから選択される請求項４
記載のプロセス。 - 【請求項８】 第１層及び第３層は電気的に絶縁性の材
料で作られる請求項２記載のプロセス。 - 【請求項９】 電気的に絶縁性の材料は、シリコン窒化
物、二酸化シリコン及びドープされた二酸化シリコンか
ら選択される請求項８記載のプロセス。 - 【請求項１０】 材料の第１層、材料の第２層又は材料
の第１層及び第２層の両方の上に、エッチストップ層を
形成する工程を更に含む請求項１記載のプロセス。 - 【請求項１１】 材料の少くとも３つの層が上に形成さ
れる前に、第１のデバイス領域上に、拡散障壁層を形成
する工程を更に含む請求項１記載のプロセス。 - 【請求項１２】 電気的に絶縁性の材料は、ソース延長
部及びドレイン延長部に対するドーパント源であるドー
プされた二酸化シリコンで、プロセスは更に、半導体プ
ラグ中にソース及びドレイン延長部を形成するために、
第１層及び第３層からのドーパントで、半導体プラグを
ドーピングする工程を含む請求項９記載のプロセス。 - 【請求項１３】 ドープされた二酸化シリコン中のドー
パントの形は、ｎ形及びｐ形から成るグループから選択
され、ドーパントは半導体プラグ中のドーパントの形と
は相対する形である請求項１２記載のプロセス。 - 【請求項１４】 半導体プラグの露出された部分上に、
熱酸化物の層を形成し、熱酸化物の層を除去し、次に半
導体プラグの露出された部分上に、誘電体材料の層を形
成する工程を更に含む請求項１記載のプロセス。 - 【請求項１５】 基板はシリコン基板及び絶縁性基板上
のシリコンから成るグループから選択される請求項１記
載のプロセス。 - 【請求項１６】 酸素を含む雰囲気中で、約７００℃な
いし約１１００℃の範囲の温度に、基板を加熱すること
により、半導体プラグ上に絶縁性材料の層を形成する請
求項１記載のプロセス。 - 【請求項１７】 誘電体材料の層は、化学気相堆積によ
り、半導体プラグ上に形成される請求項１記載のプロセ
ス。 - 【請求項１８】 誘電体材料の層は、原子層堆積によ
り、半導体プラグ上に形成される請求項１記載のプロセ
ス。 - 【請求項１９】 誘電体材料の層は、ジェット気相堆積
により、半導体プラグ上に形成される請求項１記載のプ
ロセス。 - 【請求項２０】 半導体プラグ上に形成される誘電体材
料の層は、二酸化シリコン、シリコン窒化物、シリコン
オキシナイトライド及び金属酸化物から成るグループか
ら選択される請求項１記載のプロセス。 - 【請求項２１】 半導体プラグ上に形成される誘電体材
料の層の厚さは、約１ｎｍないし約２０ｎｍである請求
項２０記載のプロセス。 - 【請求項２２】 第２層はエッチャント中でエッチング
することにより除去され、半導体プラグは第１のエッチ
ング速度をもち、第２層は第２のエッチング速度をも
ち、エッチャント中で第２のエッチング速度は第１のエ
ッチング速度より、少くとも１０倍速い請求項１記載の
プロセス。 - 【請求項２３】 ゲートはドープされた多結晶シリコ
ン、ドープされたアモルファスシリコン、ドープされた
多結晶シリコン−ゲルマニウム、ドープされたアモルフ
ァスシリコン−ゲルマニウム、ドープされた多結晶シリ
コン−ゲルマニウム−カーボン、ドープされたアモルフ
ァスシリコン−ゲルマニウム−カーボン、金属及び金属
を含む化合物から成るグループから選択される材料であ
る請求項１記載のプロセス。 - 【請求項２４】 ゲート材料は化学気相堆積、電解メッ
キ又はそれらの組合せにより、基板上に形成される請求
項２３記載のプロセス。 - 【請求項２５】 金属及び金属を含む化合物は、チタ
ン、チタン窒化物、タングステン、タングステンシリサ
イド、タンタル、タンタル窒化物及びモリブデンから成
るグループから選択される請求項２４記載のプロセス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/143274 | 1998-08-28 | ||
| US09/143,274 US6027975A (en) | 1998-08-28 | 1998-08-28 | Process for fabricating vertical transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091578A true JP2000091578A (ja) | 2000-03-31 |
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