KR20000017583A - 수직 트랜지스터 제조 방법 - Google Patents
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Abstract
집적 회로용 수직 MOSFET 소자의 제조 방법이 개시된다. 이 방법에서는, 반도체 기판상에 적어도 3개의 재료층이 순차 형성된다. 이 3개의 층은 제 2 층이 제 1 층과 제 3 층 사이에 삽입되도록 배열된다. 제 2 층은 희생적(sacrificial) 즉, 이 층은 다음 처리동안 완전히 제거된다. 제 2 층의 두께는 수직 MOSFET의 물리적 게이트 길이를 규정한다. 이 방법에서, 제 1 및 제 3 층은 제 2 층을 제거하기 위해 선택된 부식제에서 제 2 층의 에칭 속도보다 상당히 더 낮은 에칭 속도를 갖는다.
적어도 3개의 재료층이 기판 상에 형성된 후, 이들 층 내에는 창 또는 트랜치가 형성된다. 창은, 소스 또는 드레인 영역 중 하나가 형성되는 실리콘 기판의 표면에서 끝난다. 다음에, 창 또는 트랜치는 반도체 재료로 채워진다. 이 반도체 플러그는 트랜지스터의 수직 채널이 된다. 따라서, 결정질 반도체 플러그는 플러그 내에 소스 신장부, 드레인 신장부 및, 채널 영역을 형성하도록 도핑된다. 다음 처리는 수직 채널 상에 소스 또는 드레인 영역 중 다른 한 영역을 형성하고 희생적 제 2 재료층을 제거한다. 희생적 제 2 층의 제거는 도핑된 실리콘 플러그의 일부를 노출시킨다. 다음에, 도핑된 반도체 플러그의 노출된 부분상에 소자 게이트 유전체가 형성된다. 다음에, 게이트 전극이 증착된다. 이렇게 하여 획득된 소자의 물리적 게이트 길이는 제 2 재료층의 증착된 두께에 대응한다.
Description
본 발명은 수직 트랜지스터를 제조하는 방법에 관한 것이다.
집적 회로에서는, 단위 영역당 소자의 수를 증가시키기 위해 소자 밀도를 증가시키는 경향이 있다. 소자 밀도는 개별 소자를 더 작게 하고, 소자들을 서로 더 가깝게 배치함으로써 증가된다. 소자 치수는 0.25μm에서 0.18μm 이상 감소되고 있다. 또한, 소자 사이의 거리를 적절한 형태로 감소시키는 것이 바람직하다.
현재, 대부분의 MOS(금속 산화물 반도체) 트랜지스터들은 평면 구조를 갖는다. 평면 MOS 소자에서, 전류의 방향은 기판 표면의 평면에 평행하다. 증가된 소자 밀도를 달성하기 위해 이들 소자의 크기를 감소시키는 것이 필요하지만, 이들 작은 소자를 제조하는 것은 상당히 어렵다. 특히, 소자 치수가 방사(radiation)에 민감한 재료에서 특정 패턴의 영상을 묘사하는데 사용된 방사의 파장보다 작게 감소됨에 따라 석판술(lithography)은 매우 어렵게 된다.
Takato, H. 등의 "Impact of Surrounding Gate Transistor(SGT) for Ultra-High-Density LSI's"(IEEE Transactions on Electron Devices, Vol. 38(3), pp.573-577(1991))에 기술된 수직 소자 구성은, 보다 공간 소모적인 평면 소자 구성에 대한 대체물로서 제안되었다. 이 소자의 도식은 도 1에 도시된다. 소자(10)는 소스(15), 드레인(20) 및 채널(25)을 갖는다. 채널(25)의 길이는 소자(10)가 형성되는 기판(30)의 표면에 수직이다. 이 소자는 채널의 길이가 기판 표면에 수직이기 때문에 수직 트랜지스터로 불린다. 게이트(35)는 채널(25)을 둘러싼다.
수직 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)는 평면 MOSFET보다 더 조밀하게 패킹(pack)될 수 있지만, 수직 트랜지스터에 대한 처리상의 문제는 사소하지 않다. 따라서, 수직 트랜지스터의 제조를 더 쉽고도 효과적이게 하는 방법이 요구된다.
도 1은 수직 트랜지스터의 개략적 측면도.
도 2a 내지 도 2j는 본 발명의 제 1 실시예의 공정순서를 도시하는 도면.
도 3a 내지 도 3p는 본 발명의 제 2 실시예의 공정 순서를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200 : 기판 105, 205 : 소스 영역
110, 210 : 제 1 재료층 115, 211 : 제 2 재료층
120, 215 : 제 3 재료층 125, 225 : 창
130, 230 : 단결정 반도체 재료 131, 231 : 플러그
135, 216 : 제 4 재료층 155 : 정형층
220 : 제 5 재료층
(개요)
본 발명은 수직 MOSFET를 제조하는 방법에 관한 것이다. 이 방법에서는, 전기적으로 절연성인 제 1 절연 재료층, 즉, 실리콘 질화물(Si3N4)이 반도체 기판상에 형성된다. 적절한 반도체 기판의 예로는 실리콘 기판과 절연체상 실리콘(silicon on insulator: SOI) 기판이 있다. 실리콘 기판의 표면 영역은 고도핑(즉, 도펀트의 1x1019atoms/cm3을 초과하는 도펀트 농도)되었다. 제 1 절연 재료층은 약 25nm 내지 약 250nm의 범위의 두께를 갖는다. 제 1 층의 두께는, 게이트와, 소스 또는 드레인(기판내에 소스가 형성되는지 드레인이 형성되는지에 의존한다) 사이의 게이트-소스 캐패시턴스(Cgs)가 충분히 낮도록 선택된다. 이런 고려사항의 측면에서 전술된 범위의 보다 높은 부분내의 두께가 유리하다. 또한, 제 1 층의 두께는, 소스/드레인 신장부의 일련의 저항이 충분히 낮고, 소스/드레인 신장부를 형성하기 위한 기판의 고도핑된 영역으로부터의 외부 확산이 쉽게 달성되도록 선택된다. 이런 고려사항의 측면에서는 전술된 범위의 보다 낮은 부분내의 두께가 유리하다. 당업자는 전술된 고려사항들 및 특정 실시예에 적용되는 다른 고려사항들에 기초하여 적절한 두께를 선택할 수 있을 것이다.
제 1 재료층 위에는 제 2 재료층이 형성된다. 그러나, 제 2 재료층(예컨대, 실리콘 이산화물(SiO2))은, 선택된 부식제에 대한 에칭 저항이 제 1 층의 절연재료와 상당히 다르다. 특히, 선택된 부식제에 대해, 제 2 층의 재료의 에칭 속도는 제 1 층의 절연 재료의 에칭 속도보다 훨씬 더 높다. 선택된 부식제에서의 제 2 재료층의 에칭 속도가 제 1 재료층의 에칭 속도보다 적어도 약 10배 더 빠르다면 유리하다. 선택된 부식제에 대해, 제 2 층의 재료의 에칭 속도는 또한, 소자의 채널이 형성되는 반도체 재료의 에칭 속도보다 적어도 10배 더 빠르다. 결정질 실리콘은 그런 반도체 재료의 한 예이다. 제 2 층의 재료의 에칭 속도가 반도체 재료의 에칭 속도보다 적어도 10배 더 빠르다면 유리하다.
제 2 재료층의 두께는 소자의 물리적 게이트 길이를 규정하도록 선택된다. 이것은, 이 제 2 층이 희생적이기 때문이다. 즉, 제 2 층은 제거될 것이고, 이 층에 의해 규정된 공간 내에 소자의 게이트가 형성될 것이다. 이런식으로 게이트 길이를 규정하면, 종래의 석판 기술을 사용하여 달성할 수 있는 것보다 훨씬 더 양호한 게이트 길이 제어를 제공한다.
제 2 재료층 위에는 제 3 재료층이 형성된다. 제 3 층을 위해 선택된 재료는 전기적 절연 재료이다. 제 3 층의 절연재료가 제 2 층의 재료보다 선택된 부식제에서 더 낮은 에칭 속도를 가지면 유리하다. 제 2 층의 재료의 선택된 부식제에서의 에칭 속도와 제 3 재료층의 재료의 에칭 속도의 비율은 적어도 10 대 1이면 유리하다. 용이한 처리의 관점에서, 제 1 층의 재료가 제 3 층의 재료와 동일하다면 유리하다.
다음에, 3층 구조를 통해 실리콘 기판의 고도핑된 표면으로 창 또는 트랜치(이하, 간단히 창으로 칭함)가 에칭된다. 창의 치수는 특정 소자에 대한 치수 제약 및 창을 형성하는데 사용된 석판 기술의 한계에 의해 결정된다. 창은 종래의 석판 기술을 사용하여 형성된다. 특히, 3층 구조 위에는, 에너지를 한정할 수 있는 재료층(에너지 한정가능 재료층)을 형성하고 에너지 한정 가능 재료층으로 특정 패턴의 영상을 도입함으로써 마스크가 형성된다. 다음에 이 패턴은 현상(develop)되고, 3층 구조층 마스크를 통해 노출된 부분만이 소정의 창 또는 트랜치의 치수 및 위치에 대응하는 부분이다. 다음에 창은 3층 구조로 에칭된다. 창이 에칭된 후, 기판 표면상에 남아있는 마스크의 부분은 당업자에게 공지된 종래의 수단을 사용하여 제거된다.
다음에 창은 반도체 재료로 채워진다. 반도체 재료는 결정질, 다결정질, 또는 비정질이지만, 통상 반도체 재료는 실리콘, 실리콘-게르마늄, 또는 실리콘-케르마늄-탄소와 같은 결정질 재료이다. 결정질 반도체 재료는 조성이 균일할 필요는 없다. 결정질 반도체 재료는 도핑될 수도 있고 비도핑될 수도 있다. 창내에 결정질 반도체 재료를 형성하는 기술은 당업자에게 공지되어 있다. 예컨대, 한 기술에서, 결정질 재료는 창 또는 트랜치내에 에픽택셜 식으로 형성된다. 다른 실시예에서는, 반도체 재료의 비정질 층이 기판 및 창내에 증착된 반도체 재료의 대부분 상에 증착되고, 창의 상부의 작은 플러그는 제거된다. 다음에 비정질 반도체 재료는 재료를 재결정화하기 위해 어닐링된다(고체상 에피텍시(solid phase epitaxy)).
소자의 채널 및 소자의 소스 및 드레인 신장부가 창내에 형성된 반도체(예컨대, 실리콘) 플러그에 형성된다. 따라서, 실리콘 플러그는 특정 영역내에서 도핑된다. 실리콘 플러그를 도핑시키는 다양한 방식이 적절한 것으로 고려된다. 한 실시예에서, 도핑된 실리콘 플러그는, 성장동안의 원위치(in-situ)나, 성장후의 주입에 의해, 또는 다른 적절한 수단에 의해 형성된다. 하나 이상의 인접한 다중 재료층(즉, 결정질 반도체로 채워진 창이 형성되는 다중 재료층)으로부터 전도형이 반대인 도펀드가 플러그로 주입되어 소스 및 드레인 신장부를 형성할 수도 있다. 이 기술은 고체상 확산(solid phase diffusion)으로 공지된다. 고체상 확산에서는, 도핑된 산화물(예컨대, 실리콘 이산화물)이 도펀스 소스로 사용된다. 실리콘 이산화물은 소정의 도펀트(예컨대, 비소, 인, 붕소)에 의해 도핑된다. 상승된 온도에서, 도펀드는 도핑된 산화물로부터 인접하는 결정질 반도체 재료로 주입된다. 이 온도는, 도핑된 영역이 플러그와 도펀트 소스로 사용된 재료층 사이의 계면에 의해 규정되므로 유리하다. 이 기술은 자가 정렬된 소스/드레인 신장부(즉, 게이트에 대해 정렬되는 소스 및 드레인 신장 영역)의 형성을 허용한다.
당업자라면, 도펀트가, 재료층이 화학적 기상 증착을 통해 형성될 때의 원 위치로(in-situ) 도입되는 방식에 친숙할 것이며, 그런 기술은 여기서 상세히 설명되지 않는다. 일반적으로, 도펀트가 실리콘 플러그의 소정의 위치에 소정의 농도로 존재하도록, 도펀트는 재료의 증착시에 적절한 시점에서 그 분위기(atmosphere)로 도입된다. 다른 실시예에서, 도펀트는, 고도핑된 기판에서 플러그의 바닥으로 채널이 형성되거나 확산된 후, 채널로 주입된다.
도핑된 실리콘(또는 다른 반도체) 플러그가 형성된 후, 제 4 재료층이 기판위에 형성된다. 이 재료층은 제 1 및 제 3 재료층의 에칭 저항과 일치하는 선택된 에칭 수단에서의 에칭 저항을 갖는다. 처리상의 고려사상에 기초하여, 이 재료층은 제 3 재료층과 동일한 것이 유리하다.
기판 상에는 종래의 석판 기술을 사용하여 또다른 에칭 마스크가 형성된다. 이 에칭 마스크는 실리콘 플러그 위에 놓인 제 4 재료층의 부분 및 상기 플러그에 인접한 제 4 재료층의 부분이 마스크를 통해 노출되지 않도록 패터닝된다. 이렇게 하여 획득된 마스크된 구조는 다음에 제 2 재료층까지 이방성 에칭된다. 에칭의 결과, 구조의 마스크되지 않은 부분 아래에 있는 제 2 층의 부분이 노출된다. 이렇게 하여 획득된 구조는 다음에 등방성 에칭된다. 에칭의 결과로서, 그리고 제 2 재료층과 제 1 및 제 3 재료층 사이의 에칭 속도의 차이로 인해, 제 2 재료층은 완전히 제거되지만, 제 1 재료층 및, 실리콘 플러그의 위쪽 및 상부에 인접한 제 3/제 4 재료층의 부분은 그대로 남는다. 이 에칭의 결과, 제 2 재료층의 두께에 대응하는 실리콘 플러그의 부분이 노출된다. 실리콘 플러그의 노출된 부분은 형성될 소자의 게이트 길이를 규정한다.
다음에 기판은 실리콘 플러그의 노출된 부분상에 열산화물층을 성장시키는 조건에서 처리된다. 다음에 열산화물층은 습식 에칭(예컨대, 수성 불화수소산(aqueous hydrofluoric acid)) 또는 무수 불화수소산(anhydrous hydrofluoric acid)과 같은 종래의 수단을 사용하여 제거된다. 이 희생적 산화는 측벽 결함을 복구하기 위해 행해진다. 열산화물층의 제거 후에, 게이트 유전체층(예컨대, 실리콘 이산화물 또는 다른 적합한 높은 유전 상수의 재료)이 실리콘 플러그의 노출된 부분상에 형성된다. 다른 적합한 유전재료의 예로는 실리콘 이산화물, 실리콘 질화물, 실리콘 질소산화물 및 금속 산화물(예컨대, 탄타륨 오산화물(tantalum pentoxide), 티타늄 산화물 및, 알루미늄 산화물)이 있다. 게이트 유전체의 두께는 약 1nm에서 약 20nm까지의 범위이다. 선택된 두께는 유전재료의 유전 상수에 의존할 것이다.
한 실시예에서는, 실리콘 이산화물인 게이트 유전체층이, 산소 함유 분위기에서 약 700℃ 내지 약 1100℃ 범위의 온도에서 기판을 가열함으로써 형성된다. 용광로 산화 및 고속 열산화 모두가 적절한 것으로 고려된다. 화학적 기상 증착, 분사(jet) 기상 층착, 또는 원자층 증착(atomic layer deposition)과 같은 다른 수단 또한 게이트 유전체를 형성하는데 적합한 것으로 고려된다. 소정 두께의 게이트 유전체를 형성하는 조건은 당업자에게 공지되어 있다.
다음에, 기판상에 적절한 게이트 재료(예컨대, 원위치 도핑된 비정질 실리콘)의 충분한 정형층(sufficiently conformal layer)이 증착됨으로써 게이트 전극이 형성된다. 이 층은 패터닝되고 그 후 재결정화됨으로써 게이트를 형성한다. 게이트 구성은 주로 설계상 선택의 문제이다. 그러나, 게이트는 게이트 산화물이 위에 형성되는 실리콘 플러그의 부분을 둘러싼다.
(상세한 설명)
본 발명은 수직 트랜지스터의 제조 방법에 관한 것이다. 이 방법에서는 소자에 대한 소스 영역 또는 드레인 영역이 형성되는 실리콘 기판의 표면상에 다중 재료층이 형성된다. 다중 층들은 선택된 에칭 수단에서 다른 에칭 저항을 갖는다. 다중 층 구조의 층들중 하나는 소자의 물리적 게이트 길이를 규정하기 위해 사용된 희생층이다. 특히, 희생층의 두께 및 위치는 수직 트랜지스터의 게이트의 두께 및 위치를 규정한다.
본 발명의 한 실시예는 도 2a 내지 도 2j를 참조하여 설명된다. 도 2a를 참조하면, 고도핑된 소스 영역(105)이 실리콘 기판(100)내에 형성된다. 이 실시예에서, 소자의 소스 영역은 실리콘 기판내에 형성되고, 드레인 영역은 그다음 형성된 수직 채녈의 상부에 형성된다. 대안적 실시예에서는, 드레인 영역이 기판내에 형성되고, 소스 영역이 그다음 형성된 수직 채녈의 상부에 형성된다. 소스 영역이 기판내에 형성되는 실시예가 본 명세서의 주제이다. 이 명세서로부터, 당업자라면, 드레인 영역이 실리콘 기판내에 형성되고 소스 영역이 그다음 형성된 수직 채널의 상부에 형성되는 소자를 쉽게 형성할 수 있을 것이다.
고도핑된 소스 영역의 깊이, 도펀트의 농도 및, 도펀트의 종류(즉, n형 또는 p형)는 모두 설계상 선택의 문제이다. 도펀트가 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)이고, 도펀트 농도가 약 1x1019atoms/cm3내지 약 5x1020atoms/cm3의 범위에 있으며, 기판내 소스 영역의 깊이가 약 200nm 미만인, 고도핑된 소스 영역(105)이 적절한 것으로 고려된다.
도 2b를 참조하면, 실리콘 기판(100)내의 고도핑된 소스 영역(105) 상에는, 3개의 재료층(110, 115, 120)이 형성된다. 제 1 재료층(11)은 Si3N4와 같은 전기적으로 절연성인 재료이다. 재료층(110)은 위에 놓이는 게이트 전극(도 2j의 155)으로부터 아래의 소스 영역(105)을 전기적으로 분리시킨다. 따라서, 재료층(110)은 이 목적에 부합하는 재료 및 두께로 이루어진다. 약 25nm 내지 약 250nm 범위의 두께가 재료층(110)에 적합한 것으로 고려된다.
제 1 재료층(110) 위에는 제 2 재료층(115)이 형성된다. 그러나, 제 2 층의 재료는, 선택된 부식제에 대한 에칭 저항이 제 1 층(110)의 절연 재료와 상당히 다르다. 특히, 선택된 부식제에 대해, 제 2 층(115)의 재료의 에칭 속도는 제 1 층(110)의 절연재료의 에칭 속도보다 훨씬 더 높다. 선택된 에칭제에 대해, 제 2 층(115)의 재료의 에칭 속도가, 소자 채널이 형성되는 반도체 재료(도 2d의 130)의 에칭 속도보다 훨씬 더 높으면 유리하다. 결정질 실리콘은 적합한 반도체 플러그 재료의 예이다.
제 2 재료층(115)의 두께는, 소자의 물리적 게이트 길이를 규정하도록 선택된다. 이것은 제 2 층(115)이 희생적이기 때문이다. 즉, 제 2 층은 제거될 것이고, 소자의 게이트는 이 층에 의해 규정된 공간에서 형성될 것이다. 희생적 제 2 층(115)이 제거될 때, 게이트 산화물(도 2h의 150)은 소자의 채널이 될 부분 상에 형성된다.
제 2 재료층 위에는 제 3 재료층(120)이 형성된다. 제 3 층(120)을 위해 선택된 재료는 전기적으로 절연성인 재료이다. 제 3 층(120)의 절연재료가 제 2 층(115)의 재료보다 선택된 부식제에서 더 낮은 에칭 속도를 가지면 유리하다. 선택된 부식제에서, 제 2 층(115)의 재료의 에칭 속도와 제 3 재료층(120)의 재료의 에칭 속도의 비율은 적어도 약 10 대 1 이다.
도 2c를 참조하면, 다음에 이 3 층(110, 115, 120)을 통해, 실리콘 기판(100)의 고도핑된 표면(105)으로 창 또는 트랜치(125)(편의를 위해, 이하, 창 또는 트랜치는 간단히 창으로 언급될 것이다)와 같은 개구가 에칭된다. 창의 단면 두께(단면의 가로 치수)는 특정 소자에 대한 크기 제약 및 창의 형성에 사용된 석판 기술의 한계에 의해 결정된다. 트랜치(트랜치는 단면의 가로 치수 및 세로 방향 모두에 수직이다)의 길이는 주로 설계상 선택의 문제이다. 단면의 주어진 가로 치수에 대해, 개구내에 형성된 도체를 통해 흐르는 전류는 트랜치 길이가 증가할수록 증가된다. 창은 종래의 석판기술을 사용하여 형성된다.
도 2d를 참조하면, 다음에 창(125)은 실리콘과 같은 단결정 반도체 재료(130)로 채워진다. 단결정 반도체 재료의 다른 예로는 실리콘-게르마늄 및 실리콘-게르마늄-탄소가 있다. 이런 결정질 반도체 재료는 도핑될 수도 있고 비도핑될 수도 있다. 창내에 결정질 반도체 재료를 형성하는 기술은 당업자에게 공지되어 있다. 예컨대, 결정질 재료는 창(125)내에 에피택셜식으로 형성된다. 다른 실시예에서는, 비정질 반도체 재료층이 기판의 표면 및 창(125)내에 증착된 대부분의 반도체 재료(130) 상에 증착되고, 창(125)의 상부에 위치한 작은 플러그(131)는 제거된다. 다음에 비정질 반도체 재료는 그 재료를 재결정화하기 위해 어닐링된다.
창(125)내에 형성된 반도체(예컨대, 실리콘) 플러그는 소자의 채널이 된다. 따라서, 실리콘 플러그(130)는 채널(도시안됨)과, 소스 및 드레인 신장부(역시 도시안됨)를 형성하도록 도핑된다. 어느 한 전도형(즉, n형 또는 p형)의 도펀드가 실리콘 플러그(130)로 도입되어 소스 및 드레인 신장부를 형성하고, 반대 전도형의 도펀드가 플러그로 도입되어 채널을 형성한다. 실리콘 플러그를 도핑하는 다양한 방식이 적합한 것으로 고려된다. 형성된 상태에서의 실리콘의 원위치 도핑(in-situ doping) 또는 형성된 후의 실리콘 플러그로의 도펀트의 주입이 적합한 수단으로 고려된다.
도펀트는 층(110 및 120)을 소스 및 드레인 신장부에 대한 도펀트의 소스로 사용함으로써 단결정 실리콘 플러그(130)로 주입될 수 있다. 이 기술은 산화물(예컨대, 실리콘 이산화물)이 도펀트 소스로 사용되는 고체상 확산으로 공지된다. 실리콘 이산화물은 소정의 도펀트(예컨대, 비소, 인, 붕소)에 의해 도핑된다. 상승된 온도에서, 도펀트는 도핑된 산화물로부터, 인접한 도핑되지 않은(또는 반대 전도형의 도펀트에 의해 저도핑된) 결정질 반도체 재료로 주입된다. 이 기술은, 도핑된 영역이 실리콘 플러그(130)와 도펀트 소스로 사용된 재료층(들)(110 및 120) 사이의 계면에 의해 규정되므로 유리하다. 이 기술은 자가 정렬된 소스/드레인 신장부의 형성을 허용한다(즉, 소스/드레인 신장부가 게이트에 대해 정렬된다). 고체상 확산 기술의 예는, Ono, M. 등의 "Sub-50 nm Gate Length N-MOSFET with 10nm Phosphorous Source and Drain Junctions"(IEDM93, pp.119-122(1993)) 및 Saito, M. 등의 "An SPDD D-MOSFET Structure Suitable for 0.1 and Sub 0.1 Micron Channel Length and Its Electrical Characteristics"(IEDM92, pp.897-900(1992))에 기술되어 있고, 이들은 참조자료로서 본원에 포함된다.
당업자라면, 도펀트가, 재료층이 화학적 기상 증착을 통해 형성될 때의 원위치로 도입되는 방식에 친숙할 것이고, 그런 기술은 여기서 구체적으로 설명되지 않는다. 일반적으로, 도펀트가 실리콘 플러그의 소정의 위치에 소정의 농도로 존재하도록, 도펀트는 재료의 증착시에 적절한 시점에서 그 분위기(atmosphere)로 도입된다. 다른 실시예에서, 도펀트는, 고도핑된 기판에서 플러그의 바닥으로 채널이 형성되거나 확산된 후, 채널로 주입되어, 소스/드레인 신장 영역을 형성한다. 이온 주입은 플러그의 상부에서 소스/드레인 영역을 형성하는데 적합한 수단이다.
창(125)이 단결정 실리콘(130)으로 채워지고 실리콘(130)이 소정의 방식으로 도핑된 후, 도 2e에 도시된 것처럼 기판 위에는 제 4 절연 재료층(135)이 형성된다. 층(135)은 층(110 및 120)의 에칭 저항과 일치하는 선택된 에칭 수단에서의 에칭 저항을 갖는 재료이다. 처리상의 고려사항에 기초하여, 층(135)은 그 아래의 층(120)과 동일한 재료인 것이 유리하다. 일단 실리콘 플러그(130)가 도핑되고 도펀트가 소정의 방식으로 플러그(130) 내에 분포되면, 기판은 실리콘 플러그(130)내의 도펀트의 분포에 상당한 영향을 주는 조건에서 처리되지 않는다. 따라서, 이 단계후에, 기판은 1100℃를 초과하는 온도에 노출되지 않는다. 이 처리 시점 후에 기판이 1100℃를 초과하는 온도에 노출되지 않으면 유리하다. 어떤 실시예에서, 기판은 연장된 시간(예컨대, 수 분 이상)동안 이 처리 시점이후에 900℃를 초과하는 온도에 노출되지 않는다. 그러나, 기판은 실리콘 플러그(130)내의 도펀트의 확산에 악영향을 주지 않으면서, 약 1000℃ 이상의 온도에서 고속 열 어닐링 처리될 수도 있다.
다층 구조 위에는 종래의 석판 기술을 사용하여 또다른 에칭 마스크(도시안됨)가 형성된다. 이 에칭 마스크는, 실리콘이 채워진 창 위에 있는 제 4 재료층의 부분 및, 창에 인접한 제 4 재료층의 부분이 마스크를 통해 노출되지 않도록 패터닝된다. 다음에 상부에 에칭 마스크가 형성된 구조는 종래의 건식 에칭 수단을 사용하여 이방성으로 에칭된다. 건식 에칭 수단에서는, 층(110, 115, 120, 135)의 에칭 속도가 거의 동일하거나, 층(115)이 층(110, 120, 135)보다 더 낮은 에칭 속도를 갖는다. 이 에칭의 결과로서 획득된 구조가 도 2f에 도시된다. 이 에칭의 결과, 마스크 동안 노출되는 층(135 및 120)의 부분은 완전히 제거된다. 또한, 마스크에 의해 덮이지 않은 층(115)의 부분은 그 두께의 일부가 에칭된다.
다음에, 기판은 습식 에칭 또는 등방성 건식 에칭 수단에 의해 처리된다. 이 수단에서의 층(115)의 에칭 속도는 층(110, 120, 135)의 에칭 속도보다 상당히 더 빠르다. 도 2g에 도시된 것처럼, 습식 에칭 수단에서의 에칭 선택도에 기인하여, 층(110)과 층(120) 사이의 희생층은, 층(110)의 대부분 및 층(120 및 135)의 남겨진 부분을 제거하지 않으면서 완전히 제거된다. 실리콘 플러그(130)의 상부(140)의 위쪽 및 인접한 층(120 및 135)의 부분은 계속 남는다. 이 에칭의 결과, 층(115)의 두께에 대응하는 실리콘 플러그(130)의 부분이 노출된다. 플러그(130)의 노출된 표면(145)은 형성될 소자의 물리적 게이트 길이가 될 것이다.
다음에, 기판은, 결정질 실리콘 플러그(130)의 노출된 표면상에 열산화물층(도시안됨)을 성장시키기 위해 산소를 함유하는 분위기에서 가열된다. 이 얇은 열산화물층은 종래의 습식 에칭(예컨대, 수성 불화수소산(aqueous hydrofluoric acid))과 같은 종래의 수단을 사용하여 제거된다. 희생적 열 산화물의 형성 및 제거의 결과, 실리콘 플러그(130)의 표면은 보다 매끄러워지고, 어느 정도의 측벽 결함이 제거된다. 희생적 산화물을 형성하고 제거하는데 사용된 특정 조건은 실리콘 플러그의 폭을 소정 치수로 맞추기 위해 임의적으로 선택된다.
얇은 층의 열산화물이 제거된 후, 게이트 유전체층(예컨대, 실리콘 이산화물, 실리콘 질소산화물, 실리콘 질화물 또는 금속 산화물)(150)(도 2h)이 실리콘 플러그(130)의 노출된 부분상에 형성된다. 게이트 유전체의 두께는 약 1nm 내지 약 20nm이다. 한 실시예에서는, 산소를 함유하는 분위기에서 약 700℃ 내지 약 1100℃ 범위의 온도에서 기판을 가열함으로써 실리콘 이산화물층이 형성된다. 화학적 기상 증착, 분사(jet) 기상 증착, 또는 원자층 증착과 같은, 게이트 유전체를 형성하는 다른 수단들도 적합한 것으로 고려된다. 소정 두께의 게이트 유전체를 형성하는 조건은 당업자에게 공지되어 있다.
도 2i를 참조하면, 다음에, 적합한 게이트 재료(예컨대, 원위치 도핑된 비정질 실리콘)의 정형층(conformal layer)(155)을 증착함으로써 게이트 전극이 형성된다. 다음에 비정질 실리콘은 실리콘 플러그에서의 도펀트의 도펀트 프로파일(profile)에 그다지 영향을 주지 않는 조건을 사용하여 재결정화된다. 적합한 게이트 재료의 다른 예로는 다결정 실리콘, 실리콘-게르마늄 및, 실리콘-게르마늄-탄소가 있다. 적절히 낮은 비저항을 가지며 게이트 유전체 재료 및 반도체 처리와 양립할 수 있는 금속 및 금속을 함유하는 화합물 또한 적합한 게이트 재료로 고려된다. 게이트 재료는, 반도체 플러그 재료의 밴드갭(band gap)의 중심에 충분히 근접하는 일함수를 갖는 것이 유리하다. 그런 재료의 예로는, 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 규화물, 탄타륨, 탄타륨 질화물 및, 몰리브덴이 있다. 게이트 재료층을 형성하는 적합한 수단에는, 화학적 기상 증착, 전기도금 및, 그들의 조합이 있다.
도 2j를 참조하면, 층(155)은 게이트(155)를 형성하도록 패터닝된다. 게이트 구성은 주로 설계상 선택의 문제이다. 그러나, 게이트는 게이트 산화물이 상부에 형성되는 실리콘 플러그의 부분을 둘러싼다.
본 발명의 다른 실시예는 도 3a 내지 도 3p를 참조하여 설명된다. 도 3a를 참조하면, 고도핑된 소스 영역(205)이 실리콘 기판(200)에 형성된다. 적합한 기판(200)의 한 예는 붕소에 의해 도핑된 실리콘 기판이다. 붕소 도펀트의 농도는 약 2x1015atoms/cm3이다. 깊은 소스 영역의 깊이, 소스 영역내의 도펀트의 농도 및, 도펀트의 전도형(즉, n형 또는 p형)은 모두 설계상 선택의 문제이다. 도펀트가 안티몬 또는 비소이고, 최대 도펀트 농도가 1x1019atoms/cm3보다 크고, 기판내 도핑된 영역의 깊이가 약 200nm보다 작은, n+의 깊은 소스 영역(205)이 적합한 것으로 고려된다.
도 3b를 참조하면, 실리콘 기판(200)내의 깊은 소스 영역(205) 위에는 5개의 재료층(210, 211, 215, 216)이 형성된다. 제 1 재료층(210)은 전기적으로 절연성인 재료이다. 재료층(210)은 깊은 소스 영역(205)을, 궁극적으로 게이트 전극(도 3p의 265)이 놓일 부분으로부터 전기적으로 분리시킨다. 따라서, 재료층(210)은 이런 목적에 부합하는 재료 및 두께로 이루어진다. 적합한 재료의 예로는 도핑된 실리콘 산화물이 있다. 어떤 실시예에서, 제 1 층은 도펀트에 대한 소스로도 사용된다. 도펀트 소스는, 소자의 다음에 형성된 수직 채널(도 3c)를 도핑하는데에 사용된다. 실리콘 산화물 도핑 소스의 한 예가 PSG(phosphosilcate glass 즉, 인이 도핑된 실리콘 산화물)이다. 당업자라면, 기판상에 PSG의 층을 형성하는 적합한 수단을 알 것이다(예컨대, 플라즈마 강화된 화학적 기상 증착(CVD)). 적합한 두께는 약 25nm 내지 약 250nm의 범위내에 있다.
제 1 재료층(210) 위에는 제 2 재료층(211)이 형성된다. 제 2 층은 에칭 정치층으로서 의도된다. 당업자라면 알고 있겠지만, 에칭 정지층은, 아래에 위치한 층 또는 층들로 에칭이 진행하는 것을 방지하도록 설계된다. 당업자라면 에칭 정지층의 선택이 위에 놓인 층들을 에칭하는데 사용된 특정 에칭 수단에 의해 결정된다는 것을 알 것이다. 위에 놓인 층들이 PSG 및 비도핑된 실리콘 산화물(예컨대, 테트라에틸렌 오소 실리케이트(tetraethylene ortho silicate: TEOS))인 본 발명의 방법에서, 그런 재료에 대한 부식제가 아래에 위치한 층들에 침투하는 것을 효과적으로 방지하는 에칭 정지 재료가 선택된다. 실리콘 질화물 즉, Si3N4가 적절한 에칭 정지 재료로서 고려된다. 에칭 정지층의 두께는 주로 선택된 부식제에 대한 에칭 정지 재료의 저항에 의존한다(적, 효과적인 에칭 정지층일 경우, 부식제는 에칭을 시도해야할 시기에 에칭 정지층으로 침투할 수 없다).
제 2 재료층(211) 위에는 제 3 재료층(215)이 형성된다. 그러나, 제 3 층(215)의 절연재료는 선택된 부식제에 대한 에칭 저항이 에칭 정치층(211)의 절연재료와 상당히 다르다. 특히, 선택된 부식제에 대해, 제 3 층(215)의 절연 재료의 에칭 속도는 에칭 정지층(211)의 절연 재료의 에칭 속도보다 훨씬 더 높다.
제 3 재료층(215)의 두께는 소자의 게이트 길이에 대응하도록 선택된다. 희생적 제 3 층이 제거될 때, 게이트 산화물(도 3m의 250)은 소자의 채널(260)(도 3p)이 될 부분상에 형성된다.
제 3 층(215) 위에는 제 4 재료층(216)이 형성된다. 이 제 4 재료층(216)은 층(211)과 동일한 기능을 갖는다. 따라서, 층(211)의 재료 및 두께의 선택을 좌우한 고려사항이 층(216)에 대한 재료 및 두께의 선택을 좌우한다.
제 4 층(216) 위에는 제 5 절연 재료층(220)이 형성된다. 제 5 층(220)의 절연 재료가 선택된 부식제에서 제 1 층(210)의 절연 재료와 동일한 에칭 속도를 가지면 유리하다. 용이한 처리의 측면에서, 제 1 층(210)의 재료가 제 5 층(220)의 재료와 동일하면 유리하다.
도 3c를 참조하면, 다음에, 5개의 층(210, 211, 215, 216, 220)을 통해 실리콘 기판(200)의 고도핑된 영역(205)으로 창(225)이 에칭된다. 창의 직경은 특정소자에 대한 크기 제약 및 창의 형성에 사용된 석판 기술의 한계에 의해 결정된다. 창은 종래의 석판 기술을 사용하여 형성된다. 다음에 창(225)은 창의 바닥에서 실리콘을 세정하기 위해 화학적 세정(예컨대, RCA 또는 피라냐 세정(piranha-clean)) 처리된다. 이런 세정 단계의 결과, 창(225)에 인접한 층(210 및 220)의 작은 부분이 제거된다. 이 에칭의 결과는 도 3d에 도시된다.
도 3e를 참조하면, 다음에, 창(225)은 결정질 반도체 재료(예컨대, 실리콘)(230)로 채워진다. 창내에 단결정 실리콘을 형성하는 기술은 당업자에게 공지되어 있다. 한 실시예에서는, 창(225)내에 에피택셜 실리콘이 선택적으로 증착된다. 다른 실시예에서는, 전체 기판 표면 및 창(225)내에 증착된 대부분의 실리콘(230) 위에 비정질 실리콘이 증착되고, 창의 상부에 있는 작은 부분(231)은 제거된다. 다음에, 비정질 반도체 재료는 기판을 어닐링함으로써 재결정화된다.
창(225)내에 형성된 결정질 반도체 플러그(230)는 소자의 채널(도 3p의 260)이 된다. 따라서, 결정질 반도체 플러그(230)는 도핑된다. 채널 영역(260)에 대한 도펀트는 플러그(230)가 형성될 원위치로 도입되면 유리하다. 그러나, 도펀드의 주입 또한 적합한 것으로 고려된다.
창(225)이 결정질 반도체(230)로 채워지고 반도체(230)가 소정의 방식으로 도핑된 후, 도 3f에 도시된 것처럼, 기핀 위에는 제 6 재료층이 형성된다. 이 층(235)은 자가 정렬된 상부 접촉(도 3g의 드레인 접촉(235))을 제공하는 재료이다. 적합한 재료의 한 예는 도핑된 다결정 실리콘이다. 선택된 도펀트는 실리콘 채널(도 3p의 260)을 도핑하는 데 사용된 전도형과 반대 전도형의 도펀트이다. 이 도펀트의 농도는 약 1020atoms/cm3보다 더 크다.
도 3f에 도시된 것처럼, 층(235) 위에는 재료층(236)이 증착된다. 이 재료는, 남겨지는 부분이 결정질 반도체 플러그(230) 및 그에 인접한 영역(도 3g) 위에 놓이도록 패터닝된다. 층(236)을 위한 재료는, 층(215)을 제거하기 위해 선택된 부식제에서 재료층(215)의 에칭 속도보다 상당히 더 낮은 에칭 속도를 갖도록 선택된다. 이와 관련하여, 층(236)으로부터 선택된 재료가 층(211 및 216)의 재료와 동일하면 유리하다. 적합한 재료의 한 예는 실리콘 질화물이다. 실리콘 질화물층(236)은 전술된 기술들을 사용하여 층(235) 위에 형성된다.
도 3g에 도시된 것처럼, 종래의 석판 기술을 사용하여, 층들(236, 235, 220) 중 실리콘으로 채워진 창 위에 있는 부분 및/또는 실리콘으로 채워진 창에 인접한 부분만이 남겨지도록 층들(236, 235, 220)이 패터닝된다. 층들(220, 235, 236)의 남은 부분은 소자의 드레인을 형성한다. 도 3h에 도시된 것처럼, 다음에 재료층(240)이 증착된다. 층(240)을 위한 재료는 층(215)을 제거하기 위해 선택된 부식제에서 재료층(215)의 에칭 속도보다 상당히 더 낮은 에칭 속도를 갖도록 선택된다. 층(240)을 위한 적합한 재료의 한 예는 실리콘 질화물이다. 층(240)의 두께는, 층들(235 및 220)의 남겨지는 부분이 이후의 부식제와의 접촉으로부터 보호되도록 선택된다. 다음에 층(240)은 건식 플라즈마 에칭과 같은 이방성 부식제를 사용하여 에칭된다. 도 3i에 도시된 것처럼, 이방성 에칭 후에 남겨지는 층(240)의 부분만이 층(220 및 235)에 인접한 부분이다. 이 에칭의 결과, 층(215)이 노출된다.
다음에 기판은 습식 에칭(예컨대, 수성 불화수소산(aqueous hydrofluoric acid)) 또는 등방성 건식 에칭(예컨대, 무수 불화수소산(anhydrous hydrofluoric acid) 처리되고, 층(215)의 노출된 나머지 부분이 제거된다. 도 3j에 도시된 것처럼, 층(210)의 남겨진 부분은 여전히 층(211)으로 덮이고, 층(220 및 235)은 층(216, 236, 240)의 남겨진 부분에 의해 둘러싸인다. 따라서, 층(210, 220, 235)의 남겨진 부분은 이어지는 에칭 수단과의 접촉으로부터 계속 분리된다.
도 3k를 참조하면, 희생적 열산화물(245)의 층이 실리콘 플러그(230)의 노출된 표면상에 성장된다. 약 10nm 보다 작은 적도의 희생적 실리콘 산화물 두께가 적합한 것으로 고려된다. 다음에 희생적 실리콘 산화물(245)은 종래의 등방성 에칭(예컨대, 수성 불화수소산)을 사용하여 제거된다(도 3l). 희생적 산화물의 형성 및 제거의 결과, 실리콘 플러그(230)의 표면은 더 매끄러워지고, 어느 정도의 측벽 결함이 제거된다. 층(211)은 습식 에칭 수단이 층(210)과 접촉하는 것을 방지한다. 이 에칭의 결과, 실리콘 플러그(230) 중 층(215)의 증착된 두께에 대응하는 부분이 노출된다. 플러그(230)의 노출된 부분은 형성될 소자의 물리적 게이트 길이를 규정한다.
다음에 기판은 실리콘 플러그(230)의 노출된 부분 상에 게이트 유전체층(250)을 형성하는 조건에서 처리된다. 이렇게 형성된 구조가 도 3m에 도시된다. 게이트 유전체(250)의 두께는 약 1nm 내지 약 20nm이다. 적합한 두께의 한 예는 6nm이다. 예컨대, 반도체 플러그가 실리콘이면, 산소를 함유하는 분위기에서 약 700℃ 내지 약 1100℃ 범위의 온도로 기판을 가열함으로써, 실리콘 이산화물의 게이트 유전체층이 형성된다. 게이트 유전체를 형성하는 다른 수단들(예컨대, 화학적 기상 증착, 분사(jet) 기상 층착, 또는 원자층 증착) 또한 적합한 것으로 고려된다. 소정 두께의 게이트 유전체를 형성하는 조건은 당업자에게 공지되어 있다.
도 3n을 참조하면, 다음에, 충분히 정형된(conformal) 적합한 게이트 재료의 층(255)(예컨대, 도펀트가 원위치로 도입되는 도핑된 비정질 실리콘의 층)이 증착됨으로써 게이트 전극이 형성된다. 다음에, 비정질 실리콘은 재결정화되어 다결정 실리콘을 형성한다. 도펀트 농도는 층(255)의 비저항이 충분히 낮아지기에 충분하다. 도 3o를 참조하면, 층(255)은 소자의 게이트(265)를 형성하도록 패터닝된다. 게이트 구성은 주로 설계상 선택의 문제이다. 그러나, 게이트는 게이트 산화물(250)이 상부에 형성되는 실리콘 플러그(230)의 부분을 둘러싼다.
도 3p를 참조하면, 다음에, 도펀트 소스층(210 및 220)으로부터 고상 확산에 의해 결정질 반도체 플러그(230)로 도펀트가 주입되어 소스(232) 및 드레인(233) 신장부를 형성한다. 이 기술의 장점은 소스 및 드레인 신장부(및 그에 따라, 소자의 채널)가, 소자의 게이트가 될 부분에 대해 정렬된다는 것이다. 소스층(210 및 220)에 대한 고상 확산에 의해 도핑되는 절정질 반도체 플러그(230)의 부분에서의 도펀트 농도는 통상 적어도 약 1x1019/cm3이고, 약 5x1019/cm3의 도펀트 농도가 유리한 것으로 고려된다. 이 고상 확산 기술에 의해 매우 얕은 소스 및 드레인 신장부가 획득될 수 있다. 소스(232) 및 드레인(233) 신장부가 플러그(230)로 침투하는 거리는 양호하게는 플러그의 폭의 절반보다 작다. 이런식으로 도펀트의 침투를 제한하면 플러그(230)의 대향 측면으로부터 도핑된 영역에서의 현저한 중첩을 방지한다. 또한, 소스(232) 및 드레인(233) 신장부가 소자 게이트 아래로 신장하는 거리는 양호하게는 게이트 길이의 1/4로 제한된다. 도펀트는 플러그(230)의 채널 영역(260)에 존재하는 도펀트의 반대 전도형이다.
대안적 실시예에서(도시안됨), 실리콘 플러그(230)(도 3e)의 정상 부분(231)은 실리콘 플러그(230)의 정상부가 층(220)의 정상부와 동일 평면이 되도록 연마된다. 화학 기계적 연마와 같은 수단이 적절한 것으로 고려된다. 이런식으로 실리콘 플러그(230)의 정상 부분을 연마하면, 정상 소스/드레인 접촉을 형성하기 위한, 층(235)으로부터 실리콘 플러그(230)로의 도펀트의 확산이 더 양호하게 제어될 수 있다.
또다른 대안적 실시예에서는, 층(205) 위에, 비도핑된 실리콘 이산화물의 박층(예컨대 약 25nm의 두께)이 형성된다. 도 3e를 참조하면, 이 층(도시안됨)은 형성될 때, 고도핑된 도펀트 소스층(210)으로부터, 층(205)을 통해, 실리콘 플러그(230)에 이르는 고상 인(solid phase phosphorous) 도펀트 확산에 대한 장벽으로 기능한다.
전술된 실시예들은 본 발명을 이용하는 방법의 특정 예를 예시하기 위해 제공된다. 당업자라면, 다양한 공정순, 재료 및 수단이 존재한다는 것을 이해할 것이다. 첨부된 청구범위와 부합되는 것을 제외하고, 본 발명은 예시적 실시예에 한정되는 것으로 해석되어서는 안된다.
본 발명에 따르면, 보다 쉽고도 효과적으로 수직 트랜지스터가 제조될 수 있다.
Claims (25)
- 수직 트랜지스터를 제조하는 방법에 있어서,반도체 기판내에 반도체 소자의 소스 영역 및 드레인 영역으로 구성되는 그룹으로부터 선택된 제 1 소자 영역을 형성하는 단계와;상기 반도체 기판내의 상기 제 1 소자 영역 위에, 제 2 재료층이 제 1 재료층과 제 3 재료층 사이에 삽입되는 적어도 3개의 재료층을 형성하는 단계와;상기 적어도 3개의 재료층 내에, 상기 반도체 기판내에 형성된 제 1 소자 영역에서 끝나는 창을 형성하는 단계와;상기 창을 반도체 재료로 채움으로써, 상기 적어도 3개의 재료층 내에, 제 1 단부 및 제 2 단부를 가지며, 제 1 단부가 상기 제 1 소자 영역에 접촉하는 반도체 플러그를 형성하는 단계와;상기 실리콘 플러그의 상기 제 2 단부내에 소스 영역과 드레인 영역으로 구성되는 그룹으로부터 선택된 제 2 소자 영역을 형성하는 단계로서, 상기 제 1 소자 영역과 상기 제 2 소자 영역 중 하나는 소스 영역이 되고 다른 하나는 드레인 영역이 되는 단계와;상기 제 3 재료층의 일부를 제거함으로써, 상기 제 3 재료층의 제거된 부분 아래에 있는 제 2 재료층을 노출시키는 단계와;상기 제 2 재료층을 제거함으로써 상기 반도체 플러그의 일부를 노출시키는 단계와;상기 반도체 플러그의 노출된 부분상에 유전 재료층을 형성하는 단계와;상기 유전 재료층과 접촉하는 게이트를 형성하는 단계를 구비하는 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 재료층은 부식제에서의 에칭에 의해 제거되고, 부식제에서 상기 제 1 재료층은 제 1 에칭 속도를 가지며, 상기 제 2 재료층은 제 2 에칭 속도를 가지며, 상기 제 3 재료층은 제 3 에칭 속도를 가지며, 상기 부식제에서 상기 제 2 에칭 속도는 상기 제 1 에칭 속도 및 상기 제 3 에칭 속도보다 10배 더 빠른 수직 트랜지스터 제조 방법.
- 제 2 항에 있어서, 상기 부식제는 등방성 습식 부식제 및 등방성 건식 에칭제로 구성되는 그룹으로부터 선택되는 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 반도체 플러그는 도핑된 반도체 플러그이며, 상기 부식제는 n형 도펀트와 p형 도펀트로 구성되는 그룹으로부터 선택되는 수직 트랜지스터 제조 방법.
- 제 4 항에 있어서, 상기 도핑된 반도체 플러그는 상기 반도체 재료가 상기 창내에 증착될 때의 원위치에서 상기 도펀트를 상기 반도체 재료로 도입함으로써 형성되는 수직 트랜지스터 제조 방법.
- 제 4 항에 있어서, 상기 도핑된 반도체 플러그는 상기 반도체 재료가 상기 창내에 증착된 후에 상기 도펀트를 상기 반도체 재료로 주입함으로써 형성되는 수직 트랜지스터 제조 방법.
- 제 4 항에 있어서, 상기 반도체 재료는 결정질 반도체 재료이고, 실리콘, 실리콘-게르마늄 및, 실리콘-게르마늄-탄소로 구성되는 그룹으로부터 선택되는 수직 트랜지스터 제조 방법.
- 제 2 항에 있어서, 상기 제 1 재료층 및 상기 제 3 재료층은 전기적으로 절연성인 재료로 이루어지는 수직 트랜지스터 제조 방법.
- 제 8 항에 있어서, 상기 전기적으로 절연성인 재료는, 실리콘 질화물, 실리콘 이산화물 및, 도핑된 실리콘 이산화물로부터 선택되는 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 제 1 재료층과 제 2 재료층 중 어느 하나 또는 제 1 및 제 2 재료층 모두 위에 에칭 정지층을 형성하는 단계를 더 구비하는 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 적어도 3개의 재료층이 형성되기 전에 상기 제 1 소자 영역 위에 확산 장벽층을 형성하는 단계를 더 구비하는 수직 트랜지스터 제조 방법.
- 제 9 항에 있어서, 상기 전기적으로 절연성인 재료는 소스 신장부 및 드레인 신장부에 대한 도펀트 소스인 도핑된 실리콘 이산화물이며, 상기 방법은 상기 제 1 재료층 및 상기 제 3 재료층으로부터 도펀트에 의해 상기 반도체 플러그를 도핑하여 상기 반도체 플러그내에 소스 및 드레인 신장부를 형성하는 단계를 더 구비하는 수직 트랜지스터 제조 방법.
- 제 12 항에 있어서, 상기 도핑된 실리콘 이산화물에서의 도펀트의 전도형은 n형과 p형으로 구성되는 그룹으로부터 선택되고, 상기 도펀트는 상기 반도체 플러그에서의 도펀트 전도형과 반대인 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 반도체 플러그의 노출된 부분상에 열산화물층을 형성하는 단계와, 상기 열산화물층을 제거하는 단계 및, 다음에 상기 반도체 플러그의 노출된 부분상에 유전 재료층을 형성하는 단계를 더 구비하는 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 기판은 실리콘 기판과 절연체상 실리콘 기판으로 구성되는 그룹으로부터 선택되는 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 유전 재료층은 산호를 함유하는 분위기에서 약 700℃ 내지 약 1100℃ 범위의 온도로 상기 기판을 가열함으로써 상기 반도체 플러그 상에 형성되는 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 유전 재료층은 화학적 기상 증착에 의해 상기 반도체 플러그 상에 형성되는 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 유전 재료층은 원자층 증착(atomic layer deposition)에 의해 상기 반도체 플러그 상에 형성되는 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 유전 재료층은 분사(jet) 기상 증착에 의해 상기 반도체 플러그 상에 형성되는 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 반도체 플러그 상에 형성된 유전 재료층은, 실리콘 이산화물, 실리콘 질화물, 실리콘 질소산화물 및, 금속 산화물로 구성되는 그룹으로부터 선택되는 수직 트랜지스터 제조 방법.
- 제 20 항에 있어서, 상기 반도체 플러그 상에 형성된 상기 유전 재료층의 두께는 약 1nm 내지 약 20nm인 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 재료층은 부식제에서의 에칭에 의해 제거되고, 상기 부식제에서 상기 반도체 플러그는 제 1 에칭 속도를 가지고, 상기 제 2 재료층은 제 2 에칭 속도를 가지며, 상기 부식제에서 상기 제 2 에칭 속도는 상기 제 1 에칭 속도보다 적어도 10배 더 빠른 수직 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 게이트는, 도핑된 다결정 실리콘, 도핑된 비정질 시리콘, 도핑된 다결정 실리콘-게르마늄, 도핑된 비정질 실리콘-게르마늄, 도핑된 다결정 실리콘-게르마늄-탄소, 도핑된 비정질 실리콘-게르마늄-탄소, 금속 및, 금속을 함유하는 화합물로 구성되는 그룹으로부터 선택된 재료인 수직 트랜지스터 제조 방법.
- 제 23 항에 있어서, 상기 게이트 재료는 화학적 기상 증착, 전기도금 또는 그들의 조합에 의해 상기 기판 상에 형성되는 수직 트랜지스터 제조 방법.
- 제 24 항에 있어서, 상기 금속 및 금속을 함유하는 화합물은 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 규화물, 탄타륨, 탄타륨 질화물 및, 몰리브덴으로 이루어지는 그룹으로부터 선택되는 수직 트랜지스터 제조 방법.
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