JPH06232389A - 電界効果型トランジスタおよびその製造方法 - Google Patents

電界効果型トランジスタおよびその製造方法

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JPH06232389A
JPH06232389A JP5016660A JP1666093A JPH06232389A JP H06232389 A JPH06232389 A JP H06232389A JP 5016660 A JP5016660 A JP 5016660A JP 1666093 A JP1666093 A JP 1666093A JP H06232389 A JPH06232389 A JP H06232389A
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Abstract

(57)【要約】 【目的】 電界効果型トランジスタの短チャネル効果を
抑制する。そのために、チャネル部横方向の電位勾配を
急峻にするゲート電極構造を用いる。また、安定性のあ
る製造方法を与える。 【構成】 ボロンを導入したシリコン基板１上にゲート
酸化膜２を介して、ｎ+ポリシリコン３および厚さ０．
２μｍのタングステンシリサイド４を順次積層した構造
を持つゲート電極があり、ゲート電極の両側にｐ+ ポリ
シリコンによる側壁５を設ける。ｎ+ 領域よりなるソー
ス・ドレイン拡散層６の接合位置は、側壁５を含んだゲ
ート電極の両端に位置する。ダミースペーサを用いて、
ソース・ドレイン拡散層６を形成後に側壁５を除去する
製造方法を用いる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリ、論理回路等の
高速性、高集積性を要求される分野への応用に対応し、
ゲート長の縮小が必要な電界効果型トランジスタの構造
および製造方法に関する。
【０００２】
【従来の技術】電界効果型トランジスタの微細化に伴っ
て発生する、短チャネル効果を抑制するために、ソース
・ドレイン接合部に、基板と同一導電型の不純物を導入
するポケットイオン注入が、例えばＯｇｕｒａらによっ
て１９８２アイ・イー・ディー・エム・テクニカルダイ
ジェスト、７１８ページ（１９８２ＩＥＤＭ Ｔｅｃ
ｈ．Ｄｉｇ．ｐ．７１８）に報告されている（図１
２）。これはｎ- 領域１５の下部に設けたｐ+ 領域１４
を設けることにより短チャネル効果を抑制するものであ
る。なお図１２において、１はシリコン基板、２はゲー
ト酸化膜、３はｎ+ ポリシリコン、１０はＣＶＤ酸化
膜、２０はｐ領域、２１は白金シリサイド、２２はチャ
ネルボロンを示している。
【０００３】また、信頼性の確保を目的として図１３の
ように電界効果型トランジスタのゲート電極に金属ある
いは金属シリサイドの側壁を設ける方法が小中らによっ
て提案されている（特開昭６１−８９４６１号公報，特
開昭６４−８６９９５号公報）。これはＬＤＤ構造の電
界効果型トランジスタの長寿命化のため、ゲート電極に
おいて、ｎ- 領域１５の上部に位置する部分に金属領域
を設けるものである。
【０００４】
【発明が解決しようとする課題】電界効果型トランジス
タについて、ゲート酸化膜と基板の界面での電位分布を
ｎチャネルトランジスタを例にとり、基板と平行にソー
スからドレインに向かって描くと図１１の実線のように
なる。ソース・ドレインの間隔が狭くなると、キャリア
に対する電位障壁５１も狭くなり、短チャネルトランジ
スタでは電位障壁５１の確保が難しくなる。そこで電位
障壁５１を確保するためには、ソース電極部からの電位
障壁の立ち上がりを急峻にする必要がある。
【０００５】ポケットイオン注入においては、第一導電
型拡散層よりなるソース・ドレイン領域の接合付近に、
第二導電型の不純物を導入する。これはソース・ドレイ
ン両電極からの電界により電位障壁５１が低下すること
を、イオン化した第二導電型不純物より防ぐ。その結
果、電位障壁の形状は急峻になり、短チャネルトランジ
スタの形成が可能となる。
【０００６】しかし、トランジスタの極微細化に当たっ
ては、不純物を局所的に導入するポケットイオン注入
は、不純物の拡散のために、困難になる。
【０００７】一方、ゲート電極の側壁に金属を設ける構
造においては、側壁の金属を形成した後、ソース・ドレ
イン形成のためのイオン注入、熱処理を行うと、金属の
粒界を通した不純物の異常拡散が問題となる。
【０００８】本発明の目的は、上述のような問題を解決
し、短チャネル効果を抑制できる電界効果型トランジス
タおよびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、第一導電型の
電界効果型トランジスタにおいて、第一導電型半導体、
金属または金属シリサイドよりなるゲート電極と、この
ゲート電極に接して設けられた、電気的に接続した第二
導電型の半導体多結晶よりなる側壁とを備え、前記側壁
を形成する多結晶半導体の仕事関数が、前記ゲート電極
を形成する第一導電型半導体、金属または金属シリサイ
ドの仕事関数に比べ、ｎチャネルトランジスタの場合は
大きく、ｐチャネルトランジスタの場合は小さくなるよ
う、構成材料が選択されていることを特徴とする。
【００１０】また本発明は、第一導電型の電界効果型ト
ランジスタにおいて、第一導電型半導体、第一の金属ま
たは第一の金属シリサイドよりなるゲート電極と、この
ゲート電極に接して設けられた、電気的に接続した第二
の金属または第二の金属シリサイドよりなる側壁とを備
え、前記側壁を形成する第二の金属または第二の金属シ
リサイドの仕事関数が、前記ゲート電極を形成する第一
導電型半導体、第一の金属または第一の金属シリサイド
の仕事関数に比べ、ｎチャネルトランジスタの場合は大
きく、ｐチャネルトランジスタの場合は小さくなるよ
う、構成材料が選択されていることを特徴とする。
【００１１】さらに本発明の電界効果トランジスタの製
造方法は、半導体基板上に設けた絶縁膜上に、多結晶半
導体よりなるゲート電極を形成した後、スペーサ物質を
等方的に堆積する工程と、前記スペーサ物質を異方性エ
ッチングによりエッチバックし、スペーサ側壁を形成す
る工程と、前記ゲート電極と前記スペーサ側壁をマスク
としてソース・ドレイン拡散層を形成する工程と、前記
拡散層形成後に前記スペーサ側壁を除去し、金属、金属
シリサイドまたは多結晶半導体を等方的に堆積したのち
異方性エッチングによりエッチバックを行い、これらの
物質よりなる側壁を前記ゲート電極に接して設ける工程
とを含むことを特徴とする。
【００１２】また本発明は、溝型ゲートを有する第一導
電型の電界効果型トランジスタの製造方法において、前
記溝を形成後に、金属、金属シリサイドまたは第二導電
型多結晶半導体よりなる第一の導電性材料を埋め込む工
程と、異方性エッチングによるエッチバックにより、第
一の導電性材料よりなる側壁を形成する工程と、引き続
き第二の導電性材料を埋め込む工程とを含むことを特徴
とする。
【００１３】
【作用】請求項１記載の発明は、第一導電型の電界効果
トランジスタのゲートに第二導電型の多結晶半導体より
なる側壁を設ける。ゲート電極と側壁との仕事関数差を
利用して、短チャネルトランジスタのスイッチング特性
を確保する。
【００１４】請求項２記載の発明は、第一導電型の電界
効果トランジスタのゲートに金属、金属シリサイドより
なる側壁を設ける。ゲート電極と側壁との仕事関数差を
利用して、短チャネルトランジスタのスイッチング特性
を確保する。
【００１５】請求項３，４記載の発明は、導電性の側壁
を、ソース・ドレイン拡散層形成後にゲート電極に付加
する。これにより、ソース・ドレイン形成時のイオン注
入、熱処理が、導電性側壁へ与える影響を避けることが
できる。
【００１６】
【実施例】（実施例１）請求項１記載の発明の実施例を
述べる。図１にその構造を示す。３×１０17ｃｍ-3のボ
ロンを導入したシリコン基板１上に、厚さ７ｎｍのゲー
ト酸化膜２を介して、厚さ０．２μｍのｎ+ ポリシリコ
ン３および厚さ０．２μｍのタングステンシリサイド４
を順次積層した構造を持つ幅０．１１μｍのゲート電極
を設け、ゲート電極の両側にｐ+ ポリシリコンによる幅
２０ｎｍの側壁５を設ける。そしてシリコン基板１中に
ｎ+ 領域よりなるソース・ドレイン拡散層６を、側壁５
を含んだゲート電極の両端に接合の位置が揃うように設
ける。
【００１７】（実施例２）請求項１記載の発明の他の実
施例を述べる。図２にその構造を示す。シリコン基板１
の上に、厚さ４０００オングストロームの埋め込み酸化
膜７を介して厚さ３００オングストロームのＳＯＩ層８
があり、その上に厚さ７０オングストロームのゲート酸
化膜２を介して、タングステンシリサイド４よりなる幅
０．１１μｍのゲート電極を設け、その両側にｐ+ ポリ
シリコンによる幅２０ｎｍの側壁５を設ける。そしてＳ
ＯＩ層８中に、ｎ+ 領域よりなるソース・ドレイン拡散
層６を、側壁を含めたゲート電極の両端に接合の位置が
揃うように設ける。
【００１８】（実施例３）請求項２および請求項３記載
の発明の実施例を述べる。図３に示すように、３×１０
17ｃｍ-3のボロンを導入したシリコン基板１上に、厚さ
７ｎｍのゲート酸化膜２を介して、厚さ０．２μｍのｎ
+ ポリシリコン３および厚さ０．２μｍのＣＶＤ−Ｓｉ
Ｏ2 膜１０を順次堆積したのち、通常のリソグラフィお
よび異方性エッチングにより幅０．１１μｍにパターニ
ングし、ゲート電極を形成する。続いてＳｉ3 Ｎ4 膜を
１５００オングストローム堆積し、異方性エッチングに
よりエッチバックを行い、ダミースペーサ側壁１１を形
成する。次に図４に示すように、Ｏ2 雰囲気中で９８０
℃で熱酸化を行い、シリコン基板１において、ｎ+ ポリ
シリコン３またはスペーサ側壁１１のいずれにも覆われ
ていない部分に、厚さ３００オングストロームの熱酸化
膜１２を形成する。この時、ダミースペーサ１１の下部
に位置するゲート酸化膜２も熱酸化の影響で若干厚くな
る。次にヒ素を７０ｋｅＶで５．０×１０15ｃｍ-2イオ
ン注入する。次に図５に示すように、ダミースペーサ側
壁１１を熱リン酸によるウエットエッチングにより除去
し、８５０℃の窒素雰囲気中で１０分間の熱処理を行
い、不純物原子の活性化を行い。ｎ+ 領域よりなるソー
ス・ドレイン拡散層６を形成する。このときｎ型不純物
であるヒ素原子は熱拡散により、ダミースペーサ側壁１
１により規定された位置よりもｎ+ ポリシリコン側に広
がる。次に図６に示すように、厚さ２００オングストロ
ームのタングステンシリサイドを全面に堆積し、異方性
エッチングによりエッチバックを行い、ｎ+ ポリシリコ
ン３と電気的に接続した、タングステンシリサイドより
なる側壁５を設ける。
【００１９】（実施例４）請求項４記載の発明の実施例
を述べる。図７に示すように、シリコン基板１の上に厚
さ４０００オングストロームの埋め込み酸化膜層７を介
して厚さ２５００オングストロームのＳＯＩ層８がある
ＳＯＩ基板に対して、素子を形成する領域にレジストパ
ターンを設け、レジストをマスクに素子を形成しない領
域のＳＯＩ層８をドライエッチングにより除去し、素子
を形成しない領域すなわち分離領域を設ける。次にリン
を１２０ｋｅＶで２．０×１０12ｃｍ-2、ヒ素を７０ｋ
ｅＶで５．０×１０15ｃｍ-2注入し、８５０℃の窒素雰
囲気中で不純物の活性化を目的として１０分間の熱処理
を行い、ｎ+ 領域１４およびｎ- 領域１５を形成する。
次にＬＰ−ＣＶＤによりＣＶＤ酸化膜１０を１０００オ
ングストローム堆積する。
【００２０】次に図８に示すように、フォトリソグラフ
ィにより形成したレジストパターンをマスクに、ゲート
電極を形成する領域（幅０．２５μｍ）のＣＶＤ酸化膜
層１０を１０００オングストローム、ＳＯＩ層８を２１
００オングストロームエッチングする。この時ｎ+ 領域
１４は２つのソース・ドレイン拡散層６に分離される。
次に全面に第二のＣＶＤ酸化膜１６を７００オングスト
ローム堆積し、続いて酸化膜に対して７００オングスト
ロームの異方性エッチバックを行う。次にＳＯＩ層表面
を８５０℃の酸素雰囲気中で熱酸化し、厚さ１００オン
グストロームのゲート酸化膜２を形成する。次にＬＰ−
ＣＶＤによりｐ+ ポリシリコンを全面に２００オングス
トローム堆積したのち、異方性エッチバックによりエッ
チバックを行い側壁５を設ける。この時、ｐ+ ポリシリ
コンよりなる素子の外側に位置する側壁１７も形成され
る。続いて図９に示すように、タングステンシリサイド
４を５０００オングストロームスパッタし、通常のフォ
トリソグラフィによりゲートエッチングのためのレジス
トパターン１９を設ける。そして、レジストパターン１
９をマスクにタングステンシリサイド４をエッチングす
る。このとき同時に、あるいはタングステンシリサイド
４のエッチングに引き続いて、ｐ+ ポリシリコンよりな
る素子の外側に位置する側壁１７もエッチングにより除
去する。続いてレジストパターン１９をエッチングによ
り除去し、図１０の形状を得る。
【００２１】以上に述べた実施例中の寸法，膜厚，膜形
成方法などは一例であり、この限りでない。基板はバル
ク基板，ＳＯＩのいずれでも良い。トランジスタの導電
型はｎ型に限らずｐ型でも良い。また、拡散層は、イオ
ン注入に限らず、拡散，エピ等を用いても良い。
【００２２】また、請求項１，請求項２記載の発明の構
造は、請求項３，請求項４記載の発明の方法に限らず、
例えば側壁５の形成後にソース・ドレイン拡散層６を設
ける製造方法を用いても良い。
【００２３】
【発明の効果】請求項１および請求項２記載の発明は、
ゲートの中心部を構成する材料と、ゲート側壁との仕事
関数差を利用して、キャリアに対する電位障壁５１の低
下を抑制し、ソース接合側での電位勾配を急峻にする。
すなわち本発明により、電位障壁を図１１の実線で示し
た形状から、破線あるいは一点鎖線で示した形状にす
る。その結果、ソース・ドレインが接近する短チャネル
トランジスタにおいても、トランジスタのスイッチング
に充分な電位障壁を得ることができる。
【００２４】電位障壁５１が破線の形状になるのは、ｎ
チャネルトランジスタを例にとると、側壁部の仕事関数
がゲート中央部に比べて大きいため、側壁部の電位がソ
ースに比べ低くなり、ソースからの電気力線が一部ゲー
トに向かうため、ソースからの電界による障壁低下が小
さくなり、電位障壁５１の電位勾配を急峻にする効果が
あることによる。
【００２５】電位障壁５１が一点鎖線の形状になるの
は、ｎチャネルトランジスタを例にとると、側壁部の電
位がソースに比べ低くなる効果が著しく、側壁部からの
電界によってソースのごく近傍に急峻な障壁が形成され
ることによる。
【００２６】ドレイン端で電位勾配が大きくなっている
が、バルクトランジスタでは、電子電流はドレイン側で
電子電流は基板の深いところを流れるので、電位勾配が
大きくなることによる信頼性の低下を抑制できる。
【００２７】ＳＯＩトランジスタでは短チャネル効果の
抑制のために、ポケットイオン注入等の複雑な不純物分
布を設定できないので、実施例２のように、本発明を用
いることが有効である。
【００２８】請求項３記載の発明は、ゲート電極にｐ+
側壁を持つ請求項１記載のトランジスタを作製する場
合、拡散層を形成後に側壁を設けるために、拡散層形成
時の温度、イオン注入などのプロセスが、ゲート電極中
の不純物プロファイルに与える影響を防ぐことができ
る。またゲート電極に、金属または金属シリサイド側壁
を設け、請求項１記載の発明と定性的には同様の効果
を、弱いながらも得ようとする場合、拡散層形成時の温
度、イオン注入などのプロセスが、金属またはシリサイ
ド側壁、およびそれらの界面に影響を与えることを防げ
る。
【００２９】請求項４記載の発明は、請求項３記載の発
明の効果に加えて、ゲート中央部に金属，金属シリサイ
ドを用いた場合にも、それらが拡散層形成工程において
熱処理等の影響を受けることを防ぐことができる。
【図面の簡単な説明】
【図１】実施例１を示す断面図である。
【図２】実施例２を示す断面図である。
【図３】実施例３を示す断面図である。
【図４】実施例３を示す断面図である。
【図５】実施例３を示す断面図である。
【図６】実施例３を示す断面図である。
【図７】実施例４を示す断面図である。
【図８】実施例４を示す断面図である。
【図９】実施例４を示す断面図である。
【図１０】実施例４を示す断面図である。
【図１１】ｎチャネル電界効果型トランジスタの基板表
面付近での横方向電位分布を示す図であり、実線は通常
のゲート電極を用いた場合、破線および一点鎖線は本発
明を用いた場合である。
【図１２】従来例を示す断面図である。
【図１３】従来例を示す断面図である。
【符号の説明】
１ シリコン基板 ２ ゲート酸化膜 ３ ｎ+ ポリシリコン ４ タングステンシリサイド ５ 側壁 ６ ソース・ドレイン拡散層 ７ 埋め込み酸化膜層 ８ ＳＯＩ層 １０ ＣＶＤ酸化膜 １１ ダミースペーサ側壁 １２ 熱酸化膜 １４ ｎ+ 領域 １５ ｎ- 領域 １６ 第二のＣＶＤ酸化膜 １７ 素子の外側に位置する側壁 ２０ ｐ領域 ２１ 白金シリサイド ５１ 電位障壁

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】第一導電型の電界効果型トランジスタにお
    いて、 第一導電型半導体、金属または金属シリサイドよりなる
    ゲート電極と、 このゲート電極に接して設けられた、電気的に接続した
    第二導電型の半導体多結晶よりなる側壁とを備え、 前記側壁を形成する多結晶半導体の仕事関数が、前記ゲ
    ート電極を形成する第一導電型半導体、金属または金属
    シリサイドの仕事関数に比べ、ｎチャネルトランジスタ
    の場合は大きく、ｐチャネルトランジスタの場合は小さ
    くなるよう、構成材料が選択されていることを特徴とす
    る電界効果型トランジスタ。
  2. 【請求項２】第一導電型の電界効果型トランジスタにお
    いて、 第一導電型半導体、第一の金属または第一の金属シリサ
    イドよりなるゲート電極と、 このゲート電極に接して設けられた、電気的に接続した
    第二の金属または第二の金属シリサイドよりなる側壁と
    を備え、 前記側壁を形成する第二の金属または第二の金属シリサ
    イドの仕事関数が、前記ゲート電極を形成する第一導電
    型半導体、第一の金属または第一の金属シリサイドの仕
    事関数に比べ、ｎチャネルトランジスタの場合は大き
    く、ｐチャネルトランジスタの場合は小さくなるよう、
    構成材料が選択されていることを特徴とする電界効果型
    トランジスタ。
  3. 【請求項３】半導体基板上に設けた絶縁膜上に、多結晶
    半導体よりなるゲート電極を形成した後、スペーサ物質
    を等方的に堆積する工程と、 前記スペーサ物質を異方性エッチングによりエッチバッ
    クし、スペーサ側壁を形成する工程と、 前記ゲート電極と前記スペーサ側壁をマスクとしてソー
    ス・ドレイン拡散層を形成する工程と、 前記拡散層形成後に前記スペーサ側壁を除去し、金属、
    金属シリサイドまたは多結晶半導体を等方的に堆積した
    のち異方性エッチングによりエッチバックを行い、これ
    らの物質よりなる側壁を前記ゲート電極に接して設ける
    工程とを含むことを特徴とする電界効果型トランジスタ
    の製造方法。
  4. 【請求項４】溝型ゲートを有する第一導電型の電界効果
    型トランジスタの製造方法において、 前記溝を形成後に、金属、金属シリサイドまたは第二導
    電型多結晶半導体よりなる第一の導電性材料を埋め込む
    工程と、 異方性エッチングによるエッチバックにより、第一の導
    電性材料よりなる側壁を形成する工程と、 引き続き第二の導電性材料を埋め込む工程とを含むこと
    を特徴とする電界効果型トランジスタの製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0718868A3 (en) * 1994-12-20 1998-05-06 Siemens Aktiengesellschaft Polysilicon/Polycide etch process for sub-micron gate stacks
US6496416B1 (en) * 2000-12-19 2002-12-17 Xilinx, Inc. Low voltage non-volatile memory cell
KR100351441B1 (ko) * 1998-06-08 2002-12-18 주식회사 하이닉스반도체 반도체소자의트랜지스터형성방법
US6882571B1 (en) 2000-12-19 2005-04-19 Xilinx, Inc. Low voltage non-volatile memory cell
US6930920B1 (en) 2002-10-29 2005-08-16 Xilinx, Inc. Low voltage non-volatile memory cell
JP2011097067A (ja) * 2003-10-27 2011-05-12 E Ink Corp 電気光学ディスプレイ
JP2013514663A (ja) * 2009-12-23 2013-04-25 インテル コーポレイション デュアル仕事関数ゲート構造

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3370806B2 (ja) 1994-11-25 2003-01-27 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
US5804856A (en) * 1996-11-27 1998-09-08 Advanced Mirco Devices, Inc. Depleted sidewall-poly LDD transistor
US6229155B1 (en) * 1998-05-29 2001-05-08 International Business Machines Corporation Semiconductor and method of fabricating
US5981346A (en) * 1999-03-17 1999-11-09 National Semiconductor Corporation Process for forming physical gate length dependent implanted regions using dual polysilicon spacers
US6103605A (en) * 1999-03-17 2000-08-15 National Semiconductor Corporation Process for defining the width of silicon gates using spacers as an etch hard mask
US6121096A (en) * 1999-03-17 2000-09-19 National Semiconductor Corporation Implant process utilizing as an implant mask, spacers projecting vertically beyond a patterned polysilicon gate layer
US6309937B1 (en) 1999-05-03 2001-10-30 Vlsi Technology, Inc. Method of making shallow junction semiconductor devices
US6281084B1 (en) * 1999-08-31 2001-08-28 Infineon Technologies Corporation Disposable spacers for improved array gapfill in high density DRAMs
JP2003258248A (ja) * 2002-03-05 2003-09-12 Mitsubishi Electric Corp 半導体装置の製造方法
US7190008B2 (en) 2002-04-24 2007-03-13 E Ink Corporation Electro-optic displays, and components for use therein
US7159459B2 (en) * 2005-01-06 2007-01-09 Freescale Semiconductor, Inc. Multiple microelectromechanical (MEM) devices formed on a single substrate and sealed at different pressures and method therefor
US20070029608A1 (en) * 2005-08-08 2007-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Offset spacers for CMOS transistors
FR2890662B1 (fr) * 2005-09-14 2008-09-19 St Microelectronics Sa Procede d'epitaxie a faible budget thermique et son utilisation
US8916428B2 (en) * 2012-01-05 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59134879A (ja) * 1983-01-21 1984-08-02 Toshiba Corp 半導体装置
JPS6043863A (ja) * 1983-08-22 1985-03-08 Toshiba Corp 半導体装置
JPS63144574A (ja) * 1986-12-09 1988-06-16 Nec Corp Ｍｏｓ型半導体装置
JPS63244859A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 半導体装置およびその製造方法
JPH01232765A (ja) * 1988-03-12 1989-09-18 Fujitsu Ltd 絶縁ゲート電界効果トランジスタ
JPH022170A (ja) * 1988-06-15 1990-01-08 Fujitsu Ltd 絶縁ゲート型電界効果トランジスタの製造方法
JPH02137372A (ja) * 1988-11-18 1990-05-25 Nec Corp Ｍｏｓ電界効果型トランジスタ
JPH03106072A (ja) * 1989-09-20 1991-05-02 Fujitsu Ltd 半導体装置の製造方法
JPH03160761A (ja) * 1989-11-17 1991-07-10 Fujitsu Ltd 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4745079A (en) * 1987-03-30 1988-05-17 Motorola, Inc. Method for fabricating MOS transistors having gates with different work functions
US5164805A (en) * 1988-08-22 1992-11-17 Massachusetts Institute Of Technology Near-intrinsic thin-film SOI FETS
US5217913A (en) * 1988-08-31 1993-06-08 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers
US4978626A (en) * 1988-09-02 1990-12-18 Motorola, Inc. LDD transistor process having doping sensitive endpoint etching
US5202277A (en) * 1989-12-08 1993-04-13 Matsushita Electric Industrial Co., Ltd. Method of fabricating a semiconductor device
JPH03227652A (ja) * 1990-02-02 1991-10-08 Canon Inc インクジェット記録装置
US5019879A (en) * 1990-03-15 1991-05-28 Chiu Te Long Electrically-flash-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
US5443996A (en) * 1990-05-14 1995-08-22 At&T Global Information Solutions Company Process for forming titanium silicide local interconnect
US5061647A (en) * 1990-10-12 1991-10-29 Motorola, Inc. ITLDD transistor having variable work function and method for fabricating the same
JPH05315605A (ja) * 1992-05-07 1993-11-26 Sony Corp Ｍｏｓ型半導体装置
US5405791A (en) * 1994-10-04 1995-04-11 Micron Semiconductor, Inc. Process for fabricating ULSI CMOS circuits using a single polysilicon gate layer and disposable spacers
US5512506A (en) * 1995-04-06 1996-04-30 Advanced Micro Devices, Inc. Lightly doped drain profile optimization with high energy implants

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59134879A (ja) * 1983-01-21 1984-08-02 Toshiba Corp 半導体装置
JPS6043863A (ja) * 1983-08-22 1985-03-08 Toshiba Corp 半導体装置
JPS63144574A (ja) * 1986-12-09 1988-06-16 Nec Corp Ｍｏｓ型半導体装置
JPS63244859A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 半導体装置およびその製造方法
JPH01232765A (ja) * 1988-03-12 1989-09-18 Fujitsu Ltd 絶縁ゲート電界効果トランジスタ
JPH022170A (ja) * 1988-06-15 1990-01-08 Fujitsu Ltd 絶縁ゲート型電界効果トランジスタの製造方法
JPH02137372A (ja) * 1988-11-18 1990-05-25 Nec Corp Ｍｏｓ電界効果型トランジスタ
JPH03106072A (ja) * 1989-09-20 1991-05-02 Fujitsu Ltd 半導体装置の製造方法
JPH03160761A (ja) * 1989-11-17 1991-07-10 Fujitsu Ltd 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0718868A3 (en) * 1994-12-20 1998-05-06 Siemens Aktiengesellschaft Polysilicon/Polycide etch process for sub-micron gate stacks
KR100351441B1 (ko) * 1998-06-08 2002-12-18 주식회사 하이닉스반도체 반도체소자의트랜지스터형성방법
US6496416B1 (en) * 2000-12-19 2002-12-17 Xilinx, Inc. Low voltage non-volatile memory cell
US6671205B2 (en) 2000-12-19 2003-12-30 Xilinx, Inc. Low voltage non-volatile memory cell
US6882571B1 (en) 2000-12-19 2005-04-19 Xilinx, Inc. Low voltage non-volatile memory cell
US6936527B1 (en) 2000-12-19 2005-08-30 Xilinx, Inc. Low voltage non-volatile memory cell
US6930920B1 (en) 2002-10-29 2005-08-16 Xilinx, Inc. Low voltage non-volatile memory cell
JP2011097067A (ja) * 2003-10-27 2011-05-12 E Ink Corp 電気光学ディスプレイ
JP2013514663A (ja) * 2009-12-23 2013-04-25 インテル コーポレイション デュアル仕事関数ゲート構造

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