JPH05315605A - Ｍｏｓ型半導体装置 - Google Patents

Ｍｏｓ型半導体装置

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JPH05315605A
JPH05315605A JP14225292A JP14225292A JPH05315605A JP H05315605 A JPH05315605 A JP H05315605A JP 14225292 A JP14225292 A JP 14225292A JP 14225292 A JP14225292 A JP 14225292A JP H05315605 A JPH05315605 A JP H05315605A
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gate electrode
sub
main
main gate
semiconductor substrate
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Ichiro Moriyama
一郎 森山
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material

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Abstract

(57)【要約】 【目的】 短チャネル効果によるしきい値電圧の低下な
どを防止し、しかもホットキャリヤ耐性に優れ、高集積
化に適したＭＯＳ型半導体装置を提供すること。 【構成】 ゲート電極２５が、主ゲート電極２４と、こ
の主ゲート電極２４の両側にサイドウォール状に形成さ
れ、半導体基板２に対する仕事関数差が主ゲート電極２
４に対して大きい導電性材料で構成された副ゲート電極
３０とから成る。上記主ゲート電極は、ポリサイド構造
３６で構成することもできる。また、主ゲート電極２４
の両側に位置する副ゲート電極２６の下層のゲート絶縁
膜２２の膜厚を、主ゲート電極２４の下層に位置するゲ
ート絶縁膜２０の膜厚よりも厚く構成することもでき
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置お
よびその製造方法に係わり、さらに詳しくは、短チャネ
ル効果を抑制すると共に、ホットキャリヤ耐性を向上さ
せたＭＯＳ型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体装置では、ＭＯＳトラン
ジスタの微細化に伴い、短チャネル効果の発生が問題と
なっている。短チャネル効果が発生すると、ゲート電極
のしきい値電圧が低下し、ドレイン電流の正確な制御が
できなくなるなどの問題点を有している。
【０００３】そこで、短チャネル効果を低減させたＭＯ
Ｓトランジスタとして、図７に示すようなＮＵＤＣ（No
n Uniformaly Doped Channel ）型ＭＯＳトランジス
タが開発されている（ＩＥＤＭ ９０，Ｐ．３９１−３
９４）。このＮＵＤＣ型ＭＯＳトランジスタでは、半導
体基板２の表面に、ゲート絶縁膜４およびゲート電極６
が積層してあり、ゲート電極６の両側に位置する半導体
基板２の表面に、ソース・ドレイン領域８が形成してあ
る。そして、ソース・ドレイン領域８の外側に、ソース
・ドレイン領域８と同一導電型であるが不純物濃度が高
い高濃度不純物拡散領域１０を、たとえば斜めイオン注
入法などで形成してある。
【０００４】このような高濃度不純物拡散領域１０をソ
ース・ドレイン領域８の外側に設けることで、中央の主
チャネル領域Ａに相当する部分と、その両側に位置する
高濃度不純物拡散領域１０に対応する副チャネル領域Ｂ
に相当する部分とで、図８に示すように、主ＭＯＳトラ
ンジスタＡと一対の副ＭＯＳトランジスタＢとが形成さ
れる。高濃度不純物拡散領域１０は、ソース・ドレイン
領域８に比較して不純物濃度が高いことから、ＭＯＳト
ランジスタＢのしきい値電圧Ｖth（Ｂ）は、ＭＯＳトラ
ンジスタＡのしきい値電圧Ｖth（Ａ）よりも高くなる。
その結果、このようなＮＵＤＣ型ＭＯＳトランジスタで
は、短チャネル効果によるしきい値電圧の低下などを防
止することが可能になる。
【０００５】
【発明が解決しようとする課題】ところが、このような
従来のＮＵＤＣ型ＭＯＳトランジスタでは、高濃度不純
物拡散領域１０をソース・ドレイン領域８の外側に設け
てあるため、たとえば０．２５μｍ以下程度に短チャネ
ルのＭＯＳトランジスタを製造することは困難である。
ゲート電極６を余りに短くすると、斜めイオン注入法に
よりゲート電極６の両側に形成される高濃度不純物拡散
領域１０相互がショートするおそれがあるからである。
【０００６】また、特にドレイン端での不純物濃度が高
くなるため、ドレイン端での電界が大きくなり、ホット
キャリヤ耐性が低下するなどの問題点を有している。本
発明は、このような実状に鑑みてなされ、短チャネル効
果によるしきい値電圧の低下などを防止し、しかもホッ
トキャリヤ耐性に優れ、高集積化に適したＭＯＳ型半導
体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る第１のＭＯＳ型半導体装置は、ゲート
電極が、主ゲート電極と、この主ゲート電極の少なくと
もいずれか一方の側にサイドウォール状に形成され、半
導体基板に対する仕事関数差が主ゲート電極に対して大
きい導電性材料で構成された副ゲート電極とから成るこ
とを特徴とする。上記主ゲート電極は、ポリサイド構造
で構成することもできる。このような本発明に係るＭＯ
Ｓ型半導体装置の製造方法は、半導体基板の表面にゲー
ト絶縁膜および主ゲート電極を順次形成し、主ゲート電
極の少なくとも一方の側に、半導体基板に対する仕事関
数差が主ゲート電極と相違する導電性材料の副ゲート電
極をサイドウォール状に形成し、主ゲート電極と副ゲー
ト電極とから成るゲート電極の両側に位置する半導体基
板の表面に、ソース・ドレイン領域を形成することを特
徴とする。
【０００８】また、本発明に係る第２のＭＯＳ型半導体
装置の製造方法は、半導体基板の表面にゲート絶縁膜お
よび主ゲート電極を順次形成し、主ゲート電極の両側に
位置するゲート絶縁膜の膜厚を、主ゲート電極の下層に
位置するゲート絶縁膜の膜厚よりも厚く構成し、この厚
く形成されたゲート絶縁膜の上に、導電性材料で構成し
てある副ゲート電極を上記主ゲート電極に接続されるよ
うにサイドウォール状に形成することを特徴とする。
【０００９】
【作用】本発明の第１のＭＯＳ型半導体装置では、主ゲ
ート電極の少なくとも一方の側にサイドウォール状に副
ゲート電極を形成し、副ゲート電極の仕事関数差を、主
ゲート電極に対して大きく構成してあるので、副ゲート
電極によるしきい値電圧が、主ゲート電極によるしきい
値電圧よりも高くなる。その結果、短チャネル効果に基
づくしきい値電圧の低下を抑制することができる。
【００１０】しかも本発明では、高濃度不純物拡散領域
をソース・ドレイン領域の外側に作り込む必要がないこ
とから、不純物拡散層の広がりによるショートを防止す
ることができ、たとえば０．２５μｍ以下程度に、ＭＯ
Ｓトランジスタの微細化を図ることができる。
【００１１】また、本発明では、副ゲート電極の下方に
位置する副チャネルの不純物濃度を低くすることができ
ることから、ドレイン端での不純物濃度を低くすること
が可能になり、ドレイン端での電界が弱められ、ホット
キャリヤ耐性を向上させることができる。さらに、副ゲ
ート電極の下方に位置する副チャネルにおいて不純物濃
度を低くすることができることから、従来のＮＵＤＣ構
造に比較し、電流駆動能力を向上させることができる。
【００１２】本発明の第２のＭＯＳ型半導体装置の製造
方法で得られたＭＯＳ型半導体装置は、主ゲート電極の
ゲート絶縁膜の膜厚が、副ゲート電極のゲート絶縁膜の
膜厚より薄くなるので、高濃度不純物拡散領域を設ける
ことなく、副ゲート電極によるしきい値電極が、主ゲー
ト電極によるしきい値電圧よりも高くなる。その結果、
本発明の第１のＭＯＳ型半導体装置と同様な作用を有す
る。
【００１３】
【実施例】以下、本発明の一実施例に係るＭＯＳ型半導
体装置について、図面を参照しつつ詳細に説明する。図
１は本発明の一実施例に係るＭＯＳ型半導体装置の要部
断面図、図２は同実施例のＭＯＳ型半導体装置の製造過
程を示す要部断面図、図３は本発明の他の実施例に係る
ＭＯＳ型半導体装置の製造過程を示す要部断面図、図４
は本発明の他の実施例に係るＭＯＳ型半導体装置の要部
断面図、図５，６は同実施例に係るＭＯＳ型半導体装置
の製造過程を示す要部断面図である。
【００１４】図１に示すように、本発明の一実施例のＭ
ＯＳ型半導体装置２７では、半導体基板２の表面に、ゲ
ート絶縁膜２０およびゲート電極２５が所定のパターン
で積層してあり、このゲート電極２５の両側に位置する
半導体基板２の表面に、ソース・ドレイン領域２８，２
８が形成してある。半導体基板２としては、特に限定さ
れないが、たとえばＰ型シリコン製半導体基板が用いら
れる。ゲート絶縁膜２０は、特に限定されないが、たと
えば半導体基板２の表面を熱酸化などにより形成される
酸化シリコン膜で構成してある。ソース・ドレイン領域
２８は、半導体基板２の導電型と反対極性を有する不純
物（たとえばＮ型不純物）をイオン注入することによ
り、ゲート電極２５に対して自己整合的に形成される。
【００１５】この実施例では、ゲート電極２５は、主ゲ
ート電極２４と、副ゲート電極３０とから成る。主ゲー
ト電極２４は、たとえばポリシリコンで構成され、導電
性を持たせるために、たとえばＮ型の不純物がドープし
てある。副ゲート電極３０は、たとえばポリシリコンで
構成してあり、主ゲート電極２４の両側に、相互に電気
的に接続されるようにサイドウォール状に形成される。
これら副ゲート電極３０には、主ゲート電極と同一の導
電型の不純物が、主ゲート電極の不純物濃度よりも高い
濃度でドープしてある。
【００１６】その結果、主ゲート電極２４と、副ゲート
電極３０とでは、半導体基板２に対して仕事関数差が生
じ、副ゲート電極３０の仕事関数差の方が、主ゲート電
極の仕事関数差よりも高い。なお、この実施例では、主
ゲート電極２４の両側に副ゲート電極３０を形成するよ
うに構成したが、いずれか一方でも良い。また、主ゲー
ト電極２４の両側に形成される副ゲート電極３０，３０
相互は、必ずしもほぼ同一の仕事関数差を有する必要は
なく、相互に相違することも可能である。ただし、主ゲ
ート電極２４の仕事関数差よりは高いことが必要であ
る。
【００１７】仕事関数差が相違する副ゲート電極３０を
主ゲート電極２４の両側に設けることで、その下方に位
置する半導体基板２の表面には、主チャネル領域Ａと副
チャネル領域Ｂとが形成され、これらの領域間では、し
きい値電圧が相違することになる。すなわち、領域Ｂに
おけるしきい値電圧は、領域Ａにおけるしきい値電圧よ
りも高くなる。
【００１８】このようなＭＯＳ型半導体装置２７では、
短チャネル効果に基づくしきい値電圧の低下を抑制する
ことができる。また、従来のＮＵＤＣ型ＭＯＳトランジ
スタに比較して、高濃度不純物拡散領域をソース・ドレ
イン領域の外側に作り込む必要がないことから、不純物
拡散層の広がりによるショートを防止することができ、
たとえば０．２５μｍ以下程度に、ＭＯＳトランジスタ
の微細化を図ることができる。さらに、副ゲート電極３
０の下方に位置する副チャネル領域Ｂでの不純物濃度を
低くすることができることから、ドレイン端での不純物
濃度を低くすることが可能になり、ドレイン端での電界
が弱められ、ホットキャリヤ耐性を向上させることがで
きる。さらに、副ゲート電極３０の下方に位置する副チ
ャネル領域Ｂにおいて不純物濃度を低くすることができ
ることから、従来のＮＵＤＣ構造に比較し、電流駆動能
力を向上させることができる。
【００１９】このようなＭＯＳ型半導体装置２７を製造
するには、図２（ａ）に示すように、Ｐ型シリコン製半
導体基板２の表面に、熱酸化法により酸化シリコン膜な
どで構成されるゲート絶縁膜２０を成膜する。ゲート絶
縁膜２０の膜厚は、特に限定されないが、たとえば８ｎ
ｍ（８０オングストローム）程度である。そして、半導
体基板２の全面に、しきい値電圧調整用のＰ型不純物を
イオン注入する。
【００２０】その後、たとえば１００ｎｍ（１０００オ
ングストローム）の膜厚でポリシリコン膜をＣＶＤ法で
ゲート絶縁膜の表面に成膜し、所定のパターンにエッチ
ングすることにより主ゲート電極２４を得る。主ゲート
電極２４には、Ｎ型の不純物がたとえば１×１０17ｃｍ
-3の濃度でドープしてある。その後、図２（ｂ）に示す
ように、主ゲート電極２４が形成してある半導体基板２
の表面に、再度ポリシリコン膜３０ａを、たとえば１０
０ｎｍ（１０００オングストローム）の膜厚でＣＶＤ法
により成膜する。このポリシリコン膜３０ａを成膜する
際あるいは成膜後に、ポリシリコン膜３０ａに対して、
たとえばＮ型の不純物を１×１０19ｃｍ-3の濃度でドー
プする。
【００２１】その後、同図（ｃ）に示すように、ＲＩＥ
などを用いてポリシリコン膜３０ａを異方性エッチング
すれば、主ゲート電極の両側にサイドウォール状に副ゲ
ート電極３０が形成される。この副ゲート電極３０に
は、主ゲート電極２４と同一の導電型の不純物であるＮ
型の不純物が１×１０19ｃｍ-3の濃度でドープしてあ
る。その結果、副ゲート電極３０の不純物濃度は、主ゲ
ート電極２４の不純物濃度よりも高い。
【００２２】最後に、同図（ｄ）に示すように、イオン
注入法により、ゲート電極２５に対して自己整合的にソ
ース・ドレイン領域２８，２８を形成する。なお、主ゲ
ート電極２４および副ゲート電極３０を、ポリシリコン
膜で形成することなく、その他の導電性膜で構成するこ
とも可能である。ただし、主ゲート電極２４と副ゲート
電極３０とで、仕事関数差が相違するように構成する。
また、仕事関数差が相違すればよく、主ゲート電極２４
と副ゲート電極とは、相異なる導電型の不純物がドープ
してあっても良い。
【００２３】また、本発明では、図３（ａ）〜（ｄ）に
示すように、主ゲート電極３６を、ポリシリコン膜３２
とシリサイド膜３４（モリブデン、タンタル、タングス
テン、チタンなど）との積層膜であるポリサイド構造で
構成することも可能である。主ゲート電極３６をポリサ
イド構造とすることで、シリサイド膜３４が金属で構成
されることから、主ゲート電極３６と副ゲート電極３０
との電気的接続が確実になり都合が良い。この実施例の
場合には、主ゲート電極３６のポリシリコン膜３２の導
電型と、サイドウォール状の副ゲート電極３０とが相違
する導電型である場合にも、シリサイド膜３４により電
気的接続が確保されるので都合が良い。
【００２４】図４は、本発明の他の実施例に係るＭＯＳ
型半導体装置の概略図である。図４に示す実施例では、
ゲート電極が主ゲート電極２４と副ゲート電極２６とか
ら成る点では、図１に示す実施例と同様であるが、主ゲ
ート電極２４と副ゲート電極とは、必ずしも仕事関数差
が異なる材質で構成する必要はなく、ゲート絶縁膜２
０，２２の膜厚を変化させることにより、主ゲート電極
２４のチャネル領域Ａと副ゲート電極２６のチャネル領
域Ｂとで、しきい値電圧を変化させる。すなわち、副ゲ
ート電極２６のチャネル領域Ｂのしきい値電圧を、主ゲ
ート電極２４のチャネル領域Ａのしきい値電圧よりも高
くしてある。この実施例のＭＯＳ型半導体装置２７ａで
も、図１に示す実施例と同様な作用を有する。
【００２５】このような構成のＭＯＳ型半導体装置２７
ａを製造するには、図５（ａ）に示すように、図２に示
す実施例と同様にして、半導体基板２の表面に厚さ約８
ｎｍのゲート絶縁膜２０および主ゲート電極２４を形成
した後、半導体基板２の全面に、窒化シリコン膜などで
構成される酸化阻止膜２１を、たとえば２０ｎｍ程度の
膜厚で成膜する。
【００２６】次に、同図（ｂ）に示すように、酸化阻止
膜２１をＲＩＥなどで異方性エッチングを行い、主ゲー
ト電極２４の両側に、酸化阻止用サイドウォール２１ａ
を形成する。次に、同図（ｃ）に示すように、半導体基
板２の表面全体を熱酸化して、ゲート絶縁膜２０よりも
厚肉（たとえば１２ｎｍ程度）の酸化シリコン膜で構成
されるゲート絶縁膜２２ａを、主ゲート電極２４以外の
半導体基板２の表面に形成する。なお、熱酸化により、
主ゲート電極２４の表面にも酸化シリコン膜２９が形成
される。
【００２７】次に、図６（ｄ）に示すように、半導体基
板２の全面に、ポリシリコン膜２６ａをＣＶＤ法で成膜
する。ポリシリコン膜２６ａには、主ゲート電極２４と
同一の同電型の不純物を同程度にドープしても良いし、
図１に示す実施例と同様に濃度を高くしてドープするこ
ともできる。次に、同図（ｅ）に示すように、ポリシリ
コン膜２６ａをＲＩＥなどの手段で異方性エッチングす
れば、主ゲート電極２４の両側に、サイドウォール状
に、副ゲート電極２６が得られる。その後、同図（ｆ）
に示すように、イオン注入および熱拡散により、ソース
・ドレイン領域２８を半導体基板２の表面に形成する。
副ゲート電極２６の下方に位置するゲート絶縁膜２２
は、主ゲート電極２４の下方に位置するゲート絶縁膜２
０に対して厚く形成されることになるので、図４に示す
ように、領域Ｂのしきい値電圧は、領域Ａのしきい値電
圧よりも高くなる。なお、図６（ｄ，ｅ）に示すエッチ
ングの条件などを変化させることで、サイドウォール状
に形成される副ゲート電極３０の領域Ｂの長さを変化さ
せることが可能であり、これによりトランジスタ特性の
調整を図ることも可能である。
【００２８】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
【００２９】
【発明の効果】以上説明してきたように、本発明によれ
ば、主ゲート電極の少なくとも一方の側にサイドウォー
ル状に副ゲート電極を形成し、副ゲート電極の仕事関数
差を、主ゲート電極に対して大きく構成してあるので、
副ゲート電極によるしきい値電圧が、主ゲート電極によ
るしきい値電圧よりも高くなる。その結果、短チャネル
効果に基づくしきい値電圧の低下を抑制することができ
る。
【００３０】しかも本発明では、高濃度不純物拡散領域
をソース・ドレイン領域の外側に作り込む必要がないこ
とから、不純物拡散層の広がりによるショートを防止す
ることができ、たとえば０．２５μｍ以下程度に、ＭＯ
Ｓトランジスタの微細化を図ることができる。また、本
発明では、副ゲート電極の下方に位置する副チャネルの
不純物濃度を低くすることができることから、ドレイン
端での不純物濃度を低くすることが可能になり、ドレイ
ン端での電界が弱められ、ホットキャリヤ耐性を向上さ
せることができる。さらに、副ゲート電極の下方に位置
する副チャネルにおいて不純物濃度を低くすることがで
きることから、従来のＮＵＤＣ構造に比較し、電流駆動
能力を向上させることができる。
【００３１】また、主ゲート電極のゲート絶縁膜の膜厚
を、副ゲート電極のゲート絶縁膜の膜厚より薄くした本
発明によれば、高濃度不純物拡散領域を設けることな
く、副ゲート電極によるしきい値電極を、主ゲート電極
によるしきい値電圧よりも高くすることができるので、
この発明でも、上述した効果を奏することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＭＯＳ型半導体装置の
要部断面図である。
【図２】同実施例のＭＯＳ型半導体装置の製造過程を示
す要部断面図である。
【図３】本発明の他の実施例に係るＭＯＳ型半導体装置
の製造過程を示す要部断面図である。
【図４】本発明の他の実施例に係るＭＯＳ型半導体装置
の要部断面図である。
【図５】同実施例に係るＭＯＳ型半導体装置の製造過程
を示す要部断面図である。
【図６】同実施例に係るＭＯＳ型半導体装置の製造過程
を示す要部断面図である。
【図７】従来例に係るＮＵＤＣ型ＭＯＳトランジスタの
要部断面図である。
【図８】同従来例に係るＮＵＤＣ型ＭＯＳトランジスタ
の等価回路図である。
【符号の説明】
２… 半導体基板 ２０… ゲート絶縁膜 ２２… ゲート絶縁膜 ２４… 主ゲート電極 ２５… ゲート電極 ２６… 副ゲート電極 ２７… ＭＯＳ型半導体装置 ２８… ソース・ドレイン領域 ３０… 副ゲート電極 ３２… ポリシリコン膜 ３４… シリサイド膜 ３６… 主ゲート電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、ゲート絶縁膜およびゲ
    ート電極が積層してあるＭＯＳ型半導体装置において、 上記ゲート電極が、主ゲート電極と、この主ゲート電極
    の少なくともいずれか一方の側にサイドウォール状に形
    成され、半導体基板に対する仕事関数差が主ゲート電極
    に対して大きい導電性材料で構成された副ゲート電極と
    から成ることを特徴とするＭＯＳ型半導体装置。
  2. 【請求項２】 上記主ゲート電極は、ポリサイド構造で
    あることを特徴とする請求項１に記載のＭＯＳ型半導体
    装置。
  3. 【請求項３】 半導体基板の表面にゲート絶縁膜および
    主ゲート電極を順次形成し、主ゲート電極の少なくとも
    一方の側に、半導体基板に対する仕事関数差が主ゲート
    電極と相違する導電性材料の副ゲート電極をサイドウォ
    ール状に形成し、主ゲート電極と副ゲート電極とから成
    るゲート電極の両側に位置する半導体基板の表面に、ソ
    ース・ドレイン領域を形成することを特徴とするＭＯＳ
    型半導体装置の製造方法。
  4. 【請求項４】 半導体基板の表面にゲート絶縁膜および
    主ゲート電極を順次形成し、主ゲート電極の両側に位置
    するゲート絶縁膜の膜厚を、主ゲート電極の下層に位置
    するゲート絶縁膜の膜厚よりも厚く構成し、この厚く形
    成されたゲート絶縁膜の上に、導電性材料で構成してあ
    る副ゲート電極を上記主ゲート電極に接続されるように
    サイドウォール状に形成することを特徴とするＭＯＳ型
    半導体装置の製造方法。
JP14225292A 1992-05-07 1992-05-07 Ｍｏｓ型半導体装置 Pending JPH05315605A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
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