JPH0666327B2 - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
- Publication number
- JPH0666327B2 JPH0666327B2 JP10512887A JP10512887A JPH0666327B2 JP H0666327 B2 JPH0666327 B2 JP H0666327B2 JP 10512887 A JP10512887 A JP 10512887A JP 10512887 A JP10512887 A JP 10512887A JP H0666327 B2 JPH0666327 B2 JP H0666327B2
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- JP
- Japan
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- gate
- oxide film
- drain
- sidewall
- film
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はＭＯＳ型半導体装置とその製造方法に関するも
ので、ディスクリート素子として電力制御に、また集積
回路として情報処理に利用されるものである。
ので、ディスクリート素子として電力制御に、また集積
回路として情報処理に利用されるものである。
従来の技術 構造の微細化に伴ない，耐圧の低下やホットキャリアの
発生が問題となっており，その解決策として、ソース・
ドレインの不純物分布を傾斜させることが提案されてい
る（特開昭54-44482号公報）。低濃度ドレイン（LDD＝L
ightly Doped Drain）が導入され特性が大巾に改善され
た。それにより微細化が進み、数年以内にサブミクロン
領域の設計寸法の大規模集積回路（ＬＳＩ）が実現され
ようとしている。
発生が問題となっており，その解決策として、ソース・
ドレインの不純物分布を傾斜させることが提案されてい
る（特開昭54-44482号公報）。低濃度ドレイン（LDD＝L
ightly Doped Drain）が導入され特性が大巾に改善され
た。それにより微細化が進み、数年以内にサブミクロン
領域の設計寸法の大規模集積回路（ＬＳＩ）が実現され
ようとしている。
しかしながら、低濃度ドレインは無視出来ない抵抗をも
っているため微細化の割にはドレイン電流が小さいとい
う問題がある。すなわち、微細化しても高速化はあまり
望めない。この問題に対し、ＬＤＤ上にゲート酸化膜を
介してゲート電極が延在した“逆Ｔ字型ゲート構造”が
提案された（インターナショナル、エレクトロンデバイ
スミーティング（Internationel Electron Device Meet
ing）′86 Ｐ．742）。
っているため微細化の割にはドレイン電流が小さいとい
う問題がある。すなわち、微細化しても高速化はあまり
望めない。この問題に対し、ＬＤＤ上にゲート酸化膜を
介してゲート電極が延在した“逆Ｔ字型ゲート構造”が
提案された（インターナショナル、エレクトロンデバイ
スミーティング（Internationel Electron Device Meet
ing）′86 Ｐ．742）。
これは、ゲートを形成する際、残りの膜厚が５０〜１０
０nmになったところでエッチングを停止することが核心
技術となっている。
０nmになったところでエッチングを停止することが核心
技術となっている。
発明が解決しようとする問題点 しかし、この技術は、ゲート材料であるポリシリコン膜
厚のウエハー内での分布およびエッチレートの分布のた
めこの技術の量産化は難かしい。さらに、ＬＤＤの形成
のためのイオン注入の飛程はポリシリコンの残膜厚の最
大値より大きいことがＬＤＤの濃度のばらつきを小さく
するため必須であるが，注入の飛程が大きいことはその
分散も大きいことを意味し，従ってＬＤＤを浅く形成す
ることに制約がある。寸法の微細化に伴なって、接合も
浅くする必要があるので、この事は微細化の障害とな
る。
厚のウエハー内での分布およびエッチレートの分布のた
めこの技術の量産化は難かしい。さらに、ＬＤＤの形成
のためのイオン注入の飛程はポリシリコンの残膜厚の最
大値より大きいことがＬＤＤの濃度のばらつきを小さく
するため必須であるが，注入の飛程が大きいことはその
分散も大きいことを意味し，従ってＬＤＤを浅く形成す
ることに制約がある。寸法の微細化に伴なって、接合も
浅くする必要があるので、この事は微細化の障害とな
る。
本発明は、低濃度ソース・ドレインに基因する低ドレイ
ン電流という問題をより現実的な手段で解決することを
目的としたものである。要するに、低濃度ソース・ドレ
イン上にゲートを延在せしめ、チャネルが導通状態にな
るときその部分にもキャリアが誘起されるようにすれ
ば、ドレイン耐圧は維持しつつ、ドレイン電流の増大が
達せられるのであるから，ゲートパターン形成後、イオ
ン注入で低濃度ソース・ドレインを形成し導電性膜を堆
積せしめゲート側面に側壁ゲートを形成すればよいので
ある。しかしこの場合、ゲートパターン形成時のドライ
エッチで、後に側壁ゲートが形成されるべき部分のゲー
ト酸化膜や損傷を受けたり薄くなったりするため、絶縁
膜耐圧や信頼性低下を生じるという問題があった。
ン電流という問題をより現実的な手段で解決することを
目的としたものである。要するに、低濃度ソース・ドレ
イン上にゲートを延在せしめ、チャネルが導通状態にな
るときその部分にもキャリアが誘起されるようにすれ
ば、ドレイン耐圧は維持しつつ、ドレイン電流の増大が
達せられるのであるから，ゲートパターン形成後、イオ
ン注入で低濃度ソース・ドレインを形成し導電性膜を堆
積せしめゲート側面に側壁ゲートを形成すればよいので
ある。しかしこの場合、ゲートパターン形成時のドライ
エッチで、後に側壁ゲートが形成されるべき部分のゲー
ト酸化膜や損傷を受けたり薄くなったりするため、絶縁
膜耐圧や信頼性低下を生じるという問題があった。
問題点を解決するための手段 本発明は、ゲートとして、ポリサイド構成をとり、しか
もその硅化物をタンタル硅化物とすること、ゲートの側
面に電気的に接触した側壁ゲートを設けること、低濃度
ソース・ドレインと側壁ゲートはゲート酸化膜を介して
自己整合的に対向していることにある。
もその硅化物をタンタル硅化物とすること、ゲートの側
面に電気的に接触した側壁ゲートを設けること、低濃度
ソース・ドレインと側壁ゲートはゲート酸化膜を介して
自己整合的に対向していることにある。
作用 乾燥酸素中での熱処理ではシリコン基板・多結晶シリコ
ンは酸化されるが、タンタル硅化物は酸化されない。
ンは酸化されるが、タンタル硅化物は酸化されない。
このため，ゲートパターン形成により薄くなった部分の
ゲート酸化膜厚を厚くするため乾燥酸素中で酸化を行っ
てもタンタル硅化物表面は絶縁化されない。
ゲート酸化膜厚を厚くするため乾燥酸素中で酸化を行っ
てもタンタル硅化物表面は絶縁化されない。
導電性膜によりゲート側面に側壁ゲートを形成すると、
それはタンタル硅化物側面に於て電気的接触が形成され
副ゲートとして作用する。
それはタンタル硅化物側面に於て電気的接触が形成され
副ゲートとして作用する。
実施例 本発明の一実施例を第１図〜第５図に沿って説明する。
Ｐ型１０〜１５ohm・cm.のシリコン基板１に選択的に素
子分離領域や埋込キャパシター等を形成した後のＭＯＳ
電界効果トランジスタ（MOSFET）基本的工程について述
べる。
子分離領域や埋込キャパシター等を形成した後のＭＯＳ
電界効果トランジスタ（MOSFET）基本的工程について述
べる。
第１図において、基板１上に、９００℃の熱酸化により
約１０nm厚さのゲート酸化膜２を成長せしめ、その上に
順次、リン添加多結晶シリコン３１，タンタル硅化物
（TaSi2）３２をそれぞれ約１００nm〜２００nm厚さに
気相成長法（CVD）により堆積せしめる。
約１０nm厚さのゲート酸化膜２を成長せしめ、その上に
順次、リン添加多結晶シリコン３１，タンタル硅化物
（TaSi2）３２をそれぞれ約１００nm〜２００nm厚さに
気相成長法（CVD）により堆積せしめる。
第２図において、次にフォトリソおよびドライエッチに
より、ゲートパターン３を形成する。ゲート３は、タン
タル硅化物３１２／多結晶シリコン３１１の２層膜から
成り、いわゆるポリサイド構造をしている。
より、ゲートパターン３を形成する。ゲート３は、タン
タル硅化物３１２／多結晶シリコン３１１の２層膜から
成り、いわゆるポリサイド構造をしている。
ゲートパターン３のドライエッチ工程に於て，多結晶シ
リコン膜３１の厚さにウエハー内分布があるためパター
ン３１１を形成するにはオーバエッチが必要である。
リコン膜３１の厚さにウエハー内分布があるためパター
ン３１１を形成するにはオーバエッチが必要である。
その際、酸化膜２と多結晶シリコン３１のエッチレート
比Ros1/10程度と有限であるので、ゲート３に覆われて
いない部分の酸化膜２２はゲート直下の部分２１に比べ
て厚さｄだけ薄くなる。多結晶シリコン膜３１の厚さを
１５０nmとし、オーバーエッチ量をその１０％，エッチ
レート比Ros1/10とするとｄ＝1.５nmとなる。最悪の
場合、部分２１の厚さを１０nmとしたとき、部分２２の
厚さは8.５nmとなる。部分２２上にもゲートを形成する
のでその部分が薄いと酸化膜の耐圧劣化を招くことにな
り好ましくない。
比Ros1/10程度と有限であるので、ゲート３に覆われて
いない部分の酸化膜２２はゲート直下の部分２１に比べ
て厚さｄだけ薄くなる。多結晶シリコン膜３１の厚さを
１５０nmとし、オーバーエッチ量をその１０％，エッチ
レート比Ros1/10とするとｄ＝1.５nmとなる。最悪の
場合、部分２１の厚さを１０nmとしたとき、部分２２の
厚さは8.５nmとなる。部分２２上にもゲートを形成する
のでその部分が薄いと酸化膜の耐圧劣化を招くことにな
り好ましくない。
第３図において、酸化膜の部分２２の厚さの減少分を回
復せしめるための熱酸化を行う。この時，酸化雰囲気と
しては乾燥酸素を選択する。その理由は、乾燥酸素雰囲
気ではタンタル硅化物３１２表面には酸化膜が成長しな
いからである。
復せしめるための熱酸化を行う。この時，酸化雰囲気と
しては乾燥酸素を選択する。その理由は、乾燥酸素雰囲
気ではタンタル硅化物３１２表面には酸化膜が成長しな
いからである。
（S.P.Murarka，セミコンダクタ シリコン（Semicondu
ctor Silicon）′81 P.551）。その酸化により部分２
２の厚さを部分２１とほぼ同等ないしは若干厚くする。
このとき同時にポリサイドゲート３のうち多結晶シリコ
ン３１１の側面に側壁酸化膜４が２〜３nm厚さ成長す
る。ポリサイドゲート３をマスクにＰ＋イオン注入５１
を行い，低濃度ソース・ドレイン６を基板１表面に形成
する。ドースは約１×１０13cm-2で、加速エネルギーは
４０KeVである。
ctor Silicon）′81 P.551）。その酸化により部分２
２の厚さを部分２１とほぼ同等ないしは若干厚くする。
このとき同時にポリサイドゲート３のうち多結晶シリコ
ン３１１の側面に側壁酸化膜４が２〜３nm厚さ成長す
る。ポリサイドゲート３をマスクにＰ＋イオン注入５１
を行い，低濃度ソース・ドレイン６を基板１表面に形成
する。ドースは約１×１０13cm-2で、加速エネルギーは
４０KeVである。
第４図において、全面にリン添加多結晶シリコンを約２
００nm厚に堆積せしめ異方性ドライエッチによりポリサ
イドゲート３の側面にのみ残留するごとくエッチして、
側壁多結晶シリコン７を形成する。側壁多結晶シリコン
７は、タンタル硅化物パターン３１２とその側面Ｓにお
いて接触し、ゲート３と電気的にも接続されゲートの一
部として作用することとなる。
００nm厚に堆積せしめ異方性ドライエッチによりポリサ
イドゲート３の側面にのみ残留するごとくエッチして、
側壁多結晶シリコン７を形成する。側壁多結晶シリコン
７は、タンタル硅化物パターン３１２とその側面Ｓにお
いて接触し、ゲート３と電気的にも接続されゲートの一
部として作用することとなる。
第５図において、側壁多結晶シリコン７をマスクとし
て，Ａｓ ＋イオン注入５２を行ない、高濃度ソース・ド
レイン８を形成する。ドースは約５×１０15cm-2であ
る。
て，Ａｓ ＋イオン注入５２を行ない、高濃度ソース・ド
レイン８を形成する。ドースは約５×１０15cm-2であ
る。
側壁多結晶シリコン７の巾Ｌｓは１５０nmで，低濃度ソ
ース・ドレインの長さＬｎは１００nmである。
ース・ドレインの長さＬｎは１００nmである。
この後、層間絶縁膜・アルミ・パッシベーション膜等を
形成して、ＭＯＳ半導体装置が完成する。
形成して、ＭＯＳ半導体装置が完成する。
本発明によるＭＯＳ型半導体装置は、そのゲートがポリ
サイドであり、しかもそのシリサイドがTaSi2であるこ
と，そのゲートの側面に少くともTaSi2に電気的に接触
した側壁ゲートを有すること，ソース・ドレインは低高
濃度の２領域から成っていてその低濃度部分と側壁ゲー
トがゲート酸化膜を介して自己整合的位置関係にあるこ
とを基本的構成としている。
サイドであり、しかもそのシリサイドがTaSi2であるこ
と，そのゲートの側面に少くともTaSi2に電気的に接触
した側壁ゲートを有すること，ソース・ドレインは低高
濃度の２領域から成っていてその低濃度部分と側壁ゲー
トがゲート酸化膜を介して自己整合的位置関係にあるこ
とを基本的構成としている。
発明の効果 以上のように本発明によれば、次のような効果が得られ
る。
る。
(1)低濃度ソース・ドレインが側壁ゲートに覆われてい
るためゲート電位で完全に制御される。すなわち、チャ
ネルが導通するようゲートの電位を上げると（ｎチャネ
ルなうソースに対し正方向，Ｐチャネルでは負方向）チ
ャネル内のみでなく低濃度ソース・ドレインにもキャリ
アが誘起される。
るためゲート電位で完全に制御される。すなわち、チャ
ネルが導通するようゲートの電位を上げると（ｎチャネ
ルなうソースに対し正方向，Ｐチャネルでは負方向）チ
ャネル内のみでなく低濃度ソース・ドレインにもキャリ
アが誘起される。
(2)この時，従来問題になったゲートと低濃度ソース・
ドレイン間に間隙が生じるいわゆるオフセット現象は本
発明では問題とならない。低濃度ソース・ドレイン上が
完全に側壁ゲートで覆われているからである。
ドレイン間に間隙が生じるいわゆるオフセット現象は本
発明では問題とならない。低濃度ソース・ドレイン上が
完全に側壁ゲートで覆われているからである。
これらの理由により本発明によればドレイン電流の増大
が達せられる。
が達せられる。
(3)ゲートのドライエッチにより損傷を受けたり、膜厚
が減少したりする側壁ゲート直下のゲート酸化膜は、熱
酸化工程を付加することで特性が改善される。すなわ
ち、損傷はアニールされ界面準位は少なくなり、膜厚が
厚くなることでホットキャリア耐性・絶縁膜耐圧ともに
高い信頼性に優れた半導体装置が実現される。
が減少したりする側壁ゲート直下のゲート酸化膜は、熱
酸化工程を付加することで特性が改善される。すなわ
ち、損傷はアニールされ界面準位は少なくなり、膜厚が
厚くなることでホットキャリア耐性・絶縁膜耐圧ともに
高い信頼性に優れた半導体装置が実現される。
(4)このように熱酸化工程を付加してもゲートの構成要
素であるタンタル硅化物の表面はその物質固有の性質に
より酸化されないので、ゲートと側壁ゲート間の電気的
接触はタンタル硅化物側面に於て確実になされる。
素であるタンタル硅化物の表面はその物質固有の性質に
より酸化されないので、ゲートと側壁ゲート間の電気的
接触はタンタル硅化物側面に於て確実になされる。
これらの理由により本発明の半導体装置の製法は極めて
安定しており量産性に優れている。すなわち、本発明
は、高速ＭＯＳ ＬＳＩを工業的に製造可能にする有用
性の高いものである。
安定しており量産性に優れている。すなわち、本発明
は、高速ＭＯＳ ＬＳＩを工業的に製造可能にする有用
性の高いものである。
第１図〜第５図は本発明の一実施例のＭＯＳトランジス
タの製造工程断面図である。 １……シリコン基板、２……ゲート酸化膜、 ３１……多結晶シリコン、４……側壁酸化膜、６……ソ
ース・ドレイン、７……Ｐ＋イオン。
タの製造工程断面図である。 １……シリコン基板、２……ゲート酸化膜、 ３１……多結晶シリコン、４……側壁酸化膜、６……ソ
ース・ドレイン、７……Ｐ＋イオン。
Claims (2)
- 【請求項１】１導電型半導体基板上に薄いゲート酸化膜
を介して形成された多結晶シリコンとその上に積層され
たタンタル硅化物（TaSi2）の２層膜からなるポリサイ
ドゲート，上記多結晶シリコンの側面を被覆し上記ゲー
ト酸化膜に比し薄い側壁酸化膜，上記タンタル硅化物の
側面に於て電気的に接触し上記側壁酸化膜に接した側壁
ゲート，上記側壁ゲートの直下の上記半導体基板表面に
上記ゲート酸化膜を介して設けられた２導電型の低濃度
ソース・ドレイン，および上記低濃度ソース・ドレイン
に接続した２導電型の高濃度ソース・ドレインとを含ん
でなるＭＯＳ型半導体装置。 - 【請求項２】１導電型半導体基板上に薄いゲート酸化膜
を成長せしめて後，その上に順次多結晶シリコン・タン
タル硅化物を堆積せしめポリサイドゲートを形成する工
程，全面を乾燥酸素中で熱処理する工程，２導電型ドー
パントをイオン注入し上記基板表面に２導電型の低濃度
ソース・ドレインを形成する工程，全面に導電性膜を堆
積せしめ異方性ドライエッチにより上記ポリサイドゲー
トの側面にのみ残留するごとくエッチして側壁ゲートを
形成する工程，２導電型ドーパントを上記側壁ゲートを
マスクとしてイオン注入し上記基板表面に２導電型の高
濃度ソース・ドレインを形成する工程とを含むことによ
り、上記低濃度ソース・ドレインが上記側壁ゲートと上
記ゲート酸化膜を介して自己整合するようにしたＭＯＳ
型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10512887A JPH0666327B2 (ja) | 1987-04-28 | 1987-04-28 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10512887A JPH0666327B2 (ja) | 1987-04-28 | 1987-04-28 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63271971A JPS63271971A (ja) | 1988-11-09 |
| JPH0666327B2 true JPH0666327B2 (ja) | 1994-08-24 |
Family
ID=14399141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10512887A Expired - Lifetime JPH0666327B2 (ja) | 1987-04-28 | 1987-04-28 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666327B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311743A (ja) * | 1989-06-09 | 1991-01-21 | Sony Corp | Ｍｉｓ型半導体装置 |
| JPH0821638B2 (ja) * | 1989-12-15 | 1996-03-04 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2739149B2 (ja) * | 1991-02-04 | 1998-04-08 | 株式会社 半導体エネルギー研究所 | 液晶表示装置 |
| JPH0629521A (ja) * | 1992-07-07 | 1994-02-04 | Nec Corp | Ｍｏｓ型電界効果トランジスタの製造方法 |
| KR100351441B1 (ko) * | 1998-06-08 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터형성방법 |
| KR100411393B1 (ko) * | 2001-06-15 | 2003-12-18 | 주식회사 하이닉스반도체 | 반도체소자의 게이트전극 패턴 형성방법 |
-
1987
- 1987-04-28 JP JP10512887A patent/JPH0666327B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63271971A (ja) | 1988-11-09 |
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