JPH0821638B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体記憶装置およびその製造に
係わり、特に上記装置が浮遊ゲート電極と、制御ゲート
電極とにより構成される記憶トランジスタを有する不揮
発性半導体記憶装置およびその製造方法に関する。

（従来の技術） 記憶情報の書き替えが可能な不揮発性半導体記憶装置
として、EPROM、E²PROMが良く知られている。

EPROM、E²PROMは、そのメモリセル部に電気的に浮遊
状態にある浮遊ゲート電極と、ワード線として機能する
制御ゲート電極とにより構成される記憶トランジスタを
持っている。記憶情報は、上記浮遊ゲート電極の帯電状
態によって決定され、記憶トランジスタの導通、非導通
をもって、“1"、“0"の記憶情報に置き換える。

ところで、浮遊ゲート電極および制御ゲート電極の形
成方法は、まず、第１ゲート絶縁膜上に、第１層ポリシ
リコン層を堆積形成し、これに、浮遊ゲート電極を各メ
モリセル毎に分離するセルスリットを開孔する。次い
で、第２ゲート絶縁膜を形成し、第２層ポリシリコン層
を堆積形成する。次いで、第２層ポリシリコン層を、ホ
トレジストを用いてワード線形状にパターニングすると
ともに、このワード線形状のホトレジストを用いて、自
己整合的に第１層ポリシリコン層をエッチングし、各メ
モリセル毎に分離された浮遊ゲート電極を形成する（EP
ROMの従来例）。

以上のように、浮遊ゲート電極の形成を、ワード線に
対して自己整合的に形成する方法が、従来一般的となっ
ている。

また、ワード線は、各メモリセルで、制御ゲート電極
を兼ねている。

さて、ワード線に対して自己整合的に浮遊ゲート電極
を形成した工程での平面図、断面図をそれぞれ第25図お
よび第26図に示す。第26図は、第25図中のM-M′線に沿
う断面図である。

第25図および第26図に示すように、基板１表面には、
フィールド酸化膜２が形成されている。図中の３はソー
ス領域で、４はドレイン領域である。これらの領域の間
には、第１ゲート絶縁膜５を介して浮遊ゲート電極６が
形成されている。この浮遊ゲート電極６は、各メモリセ
ル毎でそれぞれ分割して形成されている。浮遊ゲート電
極６上には、第２ゲート絶縁膜７を介してワード線８が
形成されている。このワード線８は、チャネル幅方向に
隣接する各メモリセルに延在している。そして、各メモ
リセルで、制御ゲート電極として機能する。９は、ドレ
イン領域に対するコンタクト孔領域である。

さて、この従来構造における欠点を、以下に説明す
る。

まず、第１の欠点として、上記従来構造であると、制
御ゲート電極（ワード線）８と、浮遊ゲート電極６との
間に存在する第２ゲート絶縁膜の７の耐圧が低くなるこ
とが挙げられる。

これは、第１層ポリシリコンによる浮遊ゲート電極６
を形成するために、セルスリット10を開孔する。そし
て、セルスリット10を持ったまま、第２ゲート絶縁膜７
を形成する点に問題がある。

つまり、セルスリット10を持ったまま酸化を行なう
と、第25図中の円11内に示す角部では、ポリシリコンの
酸化レートが平面部に比べて低くいため、ここでは、膜
厚の薄い第２ゲート絶縁膜７が形成されてしまう。

また、これとともに浮遊ゲート電極６にとっても角で
あり、この角には電界が集中しやすい。

以上の２点が相乗効果となって、第２ゲート絶縁膜７
の耐圧低下を招いている。特に浮遊ゲート電極６の角に
おける電界集中の点は、これに対向して制御ゲート電極
８が存在していることから、想像もしない程の著しい耐
圧の低下を引き起こす。

一旦、第２ゲート絶縁膜７が破壊されれば、制御ゲー
ト電極８と、浮遊ゲート電極６とが導通状態となり、制
御ゲート電極６の電位が直接、第１ゲート絶縁膜５にか
かる。

このことは、第１ゲート絶縁膜５の膜厚によって受け
るダメージが異なるが、第１ゲート絶縁膜５に膜厚が、
例えば100Å以下であるトンネル絶縁膜を持っているE²P
ROMでは、このトンネル絶縁膜が受ける上記ダメージは
大きい。

E²PROMの場合で、第２ゲート絶縁膜の破壊が起こる
と、制御ゲート電極にかかる電圧（例えば20V程度）
が、ほぼ直接トンネル絶縁膜にかかる。このため、トン
ネル絶縁膜も破壊されてしまう。この結果、制御ゲート
電極（ワード線）と、基板とが短絡する。ここまでくる
と、第２ゲート絶縁膜破壊による１ビットの不具合だけ
ではおさまらず、１本のワード線、例えば８ビット分、
すなわち１バイト分は、書き込みも消去もできなくなっ
てしまう。

このように、特に浮遊ゲート電極と、制御ゲート電極
とからなる記憶トランジスタをメモリセルに内蔵する不
揮発性半導体記憶装置では、たった１つの不良から多大
な不良に繋がっていく可能性があり、個々のエレメント
は非常に厳しいものを必要とする。

次に、第２の欠点として、第１層ポリシリコン層にセ
ルスリット10を形成するというプロセス上の問題があ
る。

この問題となるプロセスは、第１層ポリシリコン層に
対してセルスリット10をエッチング開孔する。そして、
第２層ポリシリコン層を堆積してから、第２層ポリシリ
コン層、第１層ポリシリコン層を同時にエッチングして
ワード線と、浮遊ゲート電極とをパターン形成する点で
ある。

このようなプロセスであると、セルスリット10をエッ
チング開孔した部分には、第１層ポリシリコン層が残っ
ていない。そして、セルスリット10をエッチング開孔し
た領域で、かつワード線８が通過しない領域において
は、フィールド酸化膜２の局所的な膜減りが発生する。
この膜減りした領域を図中の12に示す。

つまり、この膜減り領域12では、第２ゲート絶縁膜７
と、浮遊ゲート電極６（第１層ポリシリコン層）との分
が追加エッチングされることになるから、フィールド酸
化膜２の膜減りが著しく起こるのである。

最悪の場合、この膜減り領域12でのフィールド酸化膜
２の膜厚が、最初に形成した膜厚の1/3程度のものまで
出現している。

このような膜減り領域12の上部に、例えばカラム選択
線のような配線が走っていれば、膜減り領域12の直下で
フィールド反転する恐れがあり、素子間リーク電流の原
因となる。

このフィールド反転、ワード線８と基板１との短絡が
起きた場合でも、やはり１ビット分の不良、あるいはそ
れ以上のロウ方向不良が発生する。

以上挙げた２つの欠点は、両者とも製造工程管理を厳
しくすることで、その場はしのげるかもしれないが、こ
れから先のことを考えると、やはり不揮発性半導体記憶
装置と、その製造方法から根本的な対策を必要とする問
題である。

（発明が解決しようとする課題） この発明は上記ような点に鑑みて為されたもので、そ
の目的は、制御ゲート電極と浮遊ゲート電極との間に存
在する第２ゲート絶縁膜の耐圧を向上できるとともに、
フィールド絶縁膜に局所的な膜減りが発生することもな
い不揮発性半導体記憶装置およびその製造方法を提供す
ることにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明に係る不揮発性
半導体記憶装置では、半導体基板と、この基板上方にマ
トリクス状に配置された複数の電荷蓄積部と、これら各
電荷蓄積部毎に設けられ、これら電荷蓄積部の上面上に
絶縁層を介して形成された複数の電極層と、これらの電
極層の上方を介してカラム方向に形成されたビット線と
を具備する。そして、ロウ方向に隣接する前記電極層間
上に形成され、前記電極層どうしを互いに、ロウ方向に
接続していくための、前記ビット線と同一の導電層によ
り形成された配線層を、さらに具備することを特徴とし
ている。

また、その製造方法では、半導体基板上に第１の絶縁
層を形成し、この第１の絶縁層上に電荷蓄積部となり得
る物質層を形成し、この物質層上に第２の絶縁層を形成
し、この第２の絶縁層上に第１の導電層を形成し、少な
くとも前記第１の導電層、前記第２の絶縁層および前記
物質層を一括してパターニングし、前記基板上方にマト
リクス状に配置され、前記物質層で成る複数の電荷蓄積
部、および各電荷蓄積部毎に設けられ、前記第１の導電
層で成る複数の電極層を得る。さらに、これら複数の電
極層上に第３の絶縁層を形成し、第３の絶縁層上に第２
の導電層を形成し、この第２の導電層をパターニング
し、前記電極層の上方を介してカラム方向に形成された
ビット線、およびロウ方向に隣接する前記電極層間上に
形成され、前記電極層どうしを互いに、ロウ方向に接続
していくための配線層を形成することを特徴としてい
る。

（作用） 上記構成を有する不揮発性半導体記憶装置であると、
電荷蓄積部の上面上に絶縁層を介して形成された複数の
電極層を持つことで、電荷蓄積部〜制御ゲート間の耐圧
の低下、特に電荷蓄積部の側壁およびその角で発生する
耐圧の低下が抑制され、電荷蓄積部〜制御ゲート間の耐
圧を向上させることができる。

また、各電荷蓄積部毎に電極層を持つ不揮発性半導体
記憶装置では、電極層が分離されてしまうので、これら
電極層をロウ方向に互いに接続していく配線層が必要で
ある。このような配線層を、上記構成を有する不揮発性
半導体記憶装置では、ビット線と同一の導電層により形
成することで、上記の配線層を形成するために必要な導
電層を、新たに形成せずに済ませることができる。

さらに、半導体基板上方にマトリクス状に配置された
電荷蓄積部、およびこれら各電荷蓄積部毎に設けられた
電極層はそれぞれ、少なくとも第１の導電層、第２の絶
縁層および物質層を一括してパターニングして形成する
ことにより、電極層と、電荷蓄積部の側壁およびその角
とが互いに対向する部分をほぼ完全に無くすことができ
るとともに、フィールド絶縁膜に局所的な膜減りが発生
することもない。

（実施例） 以下、図面を参照して、この発明の実施例に係わる不
揮発性半導体記憶装置およびその製造方法について説明
する。

第１図は、この発明の第１の実施例に係わるEPROMの
２ビット分のメモリセル部を示すパターン平面図、第２
図は、第１図中のA-A′線に沿う断面図である。第１
図、第２図において、従来の第25図、第26図と同一部分
については、同一の参照符号を付し、重複する説明は避
ける。

第１図および第２図に示すように、本発明の特徴とし
ては、制御ゲート電極８を、浮遊ゲート電極６と同様
に、各メモリセルで、それぞれ分割した点にある。

第１図および第２図について説明すると、層間絶縁膜
13には、各制御ゲート電極８に通じるコンタクト孔14が
開孔されている。このコンタクト孔14を介して配線15を
配し、これによってワード線方向、すなわちチャネル幅
方向に隣接する制御ゲート電極８を、それぞれ接続して
いる。これによって、制御ゲート電極８が、各メモリセ
ルおのおので分割されたとしても、ワード線方向に隣接
する制御ゲート電極８は、配線15で互いに接続されてい
るのでワード線として機能できる。

なお、図中の16はビット線であり、後述するが上記配
線15と同一の導体層で構成され、同時のパターニングに
よって得られる。９′はビット線16のコンタクト部であ
る。

次に、第３図を参照して、第１の実施例装置の第２ゲ
ート絶縁膜耐圧向上の効果について説明する。

第３図は、制御ゲート印加電圧と、第２ゲート絶縁膜
を流れる微弱な制御ゲート〜浮遊ゲート間電流との相関
図である。

第３図中、曲線ａは、従来装置（第25図、第26図参
照）における第２ゲート絶縁膜耐圧特性曲線であり、曲
線ｂは、本発明装置（第１図、第２図参照）における第
２ゲート絶縁膜耐圧特性曲線である。

第３図に示すように、曲線ａと、曲線ｂとを同一グラ
フ上にプロットしてみると、本発明に係わている曲線ｂ
は、曲線ａより下に位置し、従来装置よりも制御ゲート
〜浮遊ゲート間電流が少なくなっていることが分かる。

また、制御ゲート印加電圧が大体12V以上になると、
曲線ａと、曲線ｂとの差が一段と大きくなっている。こ
れは、従来装置では、大きな上記電流が流れだすのだ
が、本発明装置では、上記電流が抑制されることを表し
ている。

以上のように、本発明装置では、第２ゲート絶縁膜の
耐圧が向上する。

では、次に、第１の実施例装置の製造方法について、
第４図（ａ）ないし第４図（ｃ）を参照して説明する。

第４図（ａ）ないし第４図（ｃ）は、第２図と同じ部
分の断面を製造工程順に示した断面図である。第１図、
第２図と同一の部分については、同一の符号を付し、重
複する説明は避ける。

まず、第４図（ａ）に示すように、基板１の表面に、
例えば選択酸化法によってフィールド絶縁膜２を形成す
る。次いで、分離された素子領域表面に、第１ゲート絶
縁膜５を、例えば熱酸化によって形成する。次いで、第
１層ポリシリコン層６を、例えばCVD法によって堆積形
成し、次いで、その表面に、例えば熱酸化によって第２
ゲート絶縁膜７を形成する。次いで、第２層ポリシリコ
ン層８を、例えばCVD法により堆積形成する。

次に、第４図（ｂ）に示すように、全面にホトレジス
ト17を塗布し、これを写真蝕刻法を用いて制御ゲート電
極並びに浮遊ゲート電極形成パターンにパターニングす
る。次いで、パターン形成されたホトレジスト17をマス
クにして、第２層ポリシリコン層８、第２ゲート絶縁膜
７、第１層ポリシリコン層６を順次、RIE法（異方性エ
ッチング）によってエッチングする。次いで、図示され
ないソース／ドレイン拡散層形成領域上の第１ゲート絶
縁膜５をエッチングし、基板１表面を露出する。

次に、第４図（ｃ）に示すように、基板１表面が露出
した部分（図示せず）に、例えば熱酸化法によって再度
ゲート酸化を行なう。このとき、ポリシリコンで構成さ
れた制御ゲート電極８、および浮遊ゲート電極６の表面
に熱酸化膜18が形成される（第２図では省略してい
る）。次いで、層間絶縁膜13を、例えばCVD法によって
堆積形成する。次いで、熱処理を加えた後、全面にホト
レジスト（図示せず）を塗布し、これに対してコンタク
ト孔開孔パターンを、写真蝕刻法によってパターン形成
する。次いで、パターン形成されたホトレジスト（図示
せず）をマスクにして、CDE法（等方性エッチング）、
およびRIE法（異方性エッチング）によってコンタクト
孔14を開孔する。次いで、ホトレジスト（図示せず）を
除去した後、例えばスパッタ法により、第１層アルミニ
ウム膜を形成する。次いで、このアルミニウム膜を、例
えばホトレジスト（図示せず）を用いた写真蝕刻法によ
ってチャネル幅方向に隣接するメモリセルを接続する配
線15、およびビット線16形状にパターニングする。

なお、メモリセルは複数個あり、これらがマトリクス
状に集積形成される。また、配線15はロウ方向に形成さ
れ、ビット線はカラム方向に形成される。

以上の工程をもって第１の実施例装置が製造される。

このような、第１の実施例に係わるEPROMおよびその
製造方法であると、まず、装置では、第３図を参照して
説明したように、第２ゲート絶縁膜７の耐圧が向上す
る。

これは、従来のように第１層ポリシリコン層６にセル
スリットを形成しないため、第１層ポリシリコン層６の
表面が極力平坦な状態にて、第２ゲート絶縁膜７が形成
されること。

また、これとともに、浮遊ゲート電極４と、制御ゲー
ト電極８との間に、電界集中を起こす要因である浮遊ゲ
ート電極６の角と、制御ゲート電極８とが対向する箇所
が存在しないことによる。

さらに、その製造方法では、セルスリットを第１層ポ
リシリコン層６に形成せず、セルスリット開孔と、積層
構造ゲート（制御ゲート８と、浮遊ゲート６）とのパタ
ーニング写真蝕刻工程を一本化している。この結果、フ
ィールド絶縁膜２の局所的な膜減りも起こらない。

これらのことから、第１の実施例装置は高耐圧である
第２ゲート絶縁膜を有し、また、その製造方法では、フ
ィールド絶縁膜の膜減りも起こらず、結果として、特に
ロウ方向不良に強い高信頼性の装置となる。

また、第１の実施例装置の効果として、動作速度の向
上の点が挙げられる。

これは、メモリセル個々で分割された制御ゲート電極
（ポリシリコン）８を、例えばアルミニウムのような抵
抗の小さい物質でチャネル幅方向に接続し、これをワー
ド線とするからである。

さらに、本発明装置にかかる構造をみてみると、第２
層ポリシリコン層８が、フィールド絶縁膜２上に直接接
してまたぐパターンがなくなっている。

これによる効果は、以下のような点である。

従来構造では、第２層ポリシリコン層８が、フィール
ド絶縁膜２上に接して跨いでいたため、フィールド絶縁
膜直下が反転しないように高濃度のフィールド反転防止
用のイオン注入を必要としてしていた。

しかし、本発明装置の構造によれば、上記フィールド
反転防止用のイオン注入の際、従来と同程度のドーズ量
で、従来構造よりも反転耐性を向上できる。例えば、層
間絶縁膜13の膜厚次第では、反転耐性を、例えば倍以上
に上げることも可能である。

また、これだけではなく、反転耐性が従来と同程度で
良ければ、上記イオン注入の際にドーズ量を下げること
もできる。上記ドーズ量を下げれば、例えば基板１中の
欠陥発生を抑制できる等の効果もある。

また、製造方法において、浮遊ゲート電極パターニン
グ写真蝕刻工程と、制御ゲート電極パターニング写真蝕
刻工程とを一本化していることから、従来に比較し、１
回分のパターニング写真蝕刻工程が省略される。よっ
て、製造コストの低減を図れる。

そして、これとともに、製造歩留りの向上も達成でき
る。

次に、第５図および第６図を参照して、第２の実施例
について説明する。

第５図は、この発明の第２の実施例に係わるEPROMの
２ビット分のメモリセル部を示すパターン平面図、第６
図は、第５図中のB-B′線に沿う断面図である。第５
図、第６図において、第１図、第２図と同一部分につい
ては、同一の参照符号を付し、重複する説明は避ける。

第５図および第６図に示すように、第２の実施例装置
の特徴としては、配線15に接続され、ワード線幹線とな
る第２の配線21を付加した点にある。

第５図および第６図について説明すると、層間絶縁膜
13上には、さらに第２の層間絶縁膜19が堆積され、これ
に配線15に通じる第２のコンタクト孔20が開孔されてい
る。この第２のコンタクト孔20を介してチャネル幅方向
に走る第２の配線21が形成されている。

この第２の配線21は、実際の装置では、第５図および
第６図に示すような２ビット分のパターンを、チャネル
幅方向に所定ビット数繰り返している。例えば８ビット
の場合は、第５図および第６図のパターンを、チャネル
幅方向に４回繰り返せば良い。

結果として、第２の配線21は、幹線的なワード線機能
を果たし、これに接続されている各配線15に対して、ワ
ード線電位を分配供給し、配線15は、少なくとも２つの
制御ゲート電極８に上記電位を供給する。

このような第２の実施例に係わる装置であると、第２
の配線21で、少なくとも２つある配線15（図中では１
つ）を、互いにシャント接続している。

これで、第１の実施例装置に比べて、制御ゲート電極
８に対するコンタクトの数が単純に半分になり、シャン
トしたことによる抵抗成分の低下もあって、いっそうの
動作の高速化が期待できる。

では、次に、第７図（ａ）および第７図（ｂ）を参照
して、第２の実施例装置の製造方法について説明する。
第７図（ａ）および第７図（ｂ）において、第５図、第
６図と同一の部分については、同一の符号を付し、重複
する説明は避ける。

まず、第７図（ａ）は、前記第４図（ｃ）と類似する
一工程中の断面図である。

第７図（ａ）までの工程は、第４図（ａ）ないし第４
図（ｃ）までの工程とほぼ同じである。

第４図（ｃ）までの工程と異なっている点としては、
第４図（ｃ）では、配線15が各制御ゲート電極８を互い
に接続するパターンであるのに対し、第７図（ａ）で
は、配線15が少なくとも２ビット分の制御ゲート電極８
を互いに接続するパターンとなっている点である。した
がって、配線15をパターニングするマスクパターンが異
なっている。

次に、第７図（ｂ）に示すように、配線15、ビット線
16をパターニングした後、第２の層間絶縁膜19を堆積形
成し、平坦化する。次いで、全面にホトレジスト（図示
せず）を塗布し、これに対してコンタクト孔開孔パター
ンを、写真蝕刻法によってパターン形成する。次いで、
パターン形成されたホトレジスト（図示せず）をマスク
にして、CDE法（等方性エッチング）、およびRIE法（異
方性エッチング）によって第２のコンタクト孔20を開孔
する。次いで、ホトレジスト（図示せず）を除去した
後、例えばスパッタ法により、第２層アルミニウム膜を
形成する。次いで、このアルミニウム膜を、例えばホト
レジスト（図示せず）を用いた写真蝕刻法によってチャ
ネル幅方向に隣接する配線15を互いに接続する第２の配
線21形状にパターニングする。

以上の工程をもって第２の実施例装置が製造される。

このような第２の実施例に係わるEPROMであると、第
１の実施例で説明した効果に加えて、上述したように、
いっそうの動作の高速化が期待できる。

尚、第１、第２の実施例では、浮遊ゲート電極６、制
御ゲート電極８は、ポリシリコンにて構成されたが、他
の導体で構成されても構わない。例えばポリサイド構造
膜、あるいはシリサイドであってもよい。

また、配線15、第２の配線21は、アルミニウムにて構
成されたが、これらも他の導体で構成されても構わな
い。例えばアルミニウムと、他の金属との合金、あるい
はタングステン等の金属膜であってもよい。

これらのように、浮遊ゲート電極、制御ゲート電極、
および配線を構成する材料を変えても、発明の効果を阻
害するようなことはなく、本発明の主旨を逸脱する範囲
ではない。

次に、第８図ないし第10図を参照して、第３図の実施
例について説明する。

第８図は、この発明の第３の実施例にかかるE²PROMの
２ビット分のメモリセル部を示すパターン平面図、第９
図は、第８図中のC-C′線に沿う断面図、第10図は、第
８図中のD-D′線に沿う断面図である。第８図ないし第1
0図において、第１図、第２図と同一の部分について
は、同一の参照符号を付し、重複する説明は避ける。

第８図ないし第10図に示すように、この第３の実施例
装置の特徴は、第１の実施例で説明した装置構造を、E²
PROMに応用した点である。

第８図ないし第10図について説明すると、E²PROMで
は、その機能上、浮遊ゲート電極６下の一部に第１ゲー
ト絶縁膜５よりも膜厚が薄いトンネル絶縁膜22が設けら
れている。

さらに、浮遊ゲート電極６、制御ゲート電極８からな
る記憶トランジスタの他に、選択トランジスタを有して
いる。

選択トランジスタは、記憶トランジスタ（浮遊ゲート
電極６と制御ゲート電極８とから成る）のドレイン領域
４側に存在している。

実施例では、第８図に示すように、第１ゲート絶縁膜
23上に形成された第１選択ゲート電極24と、この第１選
択ゲート電極24上に、第２ゲート絶縁膜25を介して形成
された第２選択ゲート電極26を持つ、いわゆる積層選択
ゲート構造を持った選択トランジスタとなっている。

図中の４′は、記憶トランジスタと、選択トランジス
タとを接続する基板１と反対導電型の拡散層である。

尚、トンネル絶縁膜22下の領域も、基板１と反対導電
型の拡散層である（図示せず）。

このように、E²PROMに、第１の実施例で説明した構造
を応用してもよい。

この場合でも、特に記憶トランジスタの箇所におい
て、第１の実施例で説明した効果と同様な効果があるこ
とはもちろんである。

第３の実施例装置の製造方法は、第１の実施例装置と
同様な方法で、第１ゲート絶縁膜５を形成した後、トン
ネル絶縁膜形成領域部のみ、第１ゲート絶縁膜５を選択
的に除去する。次いで、第１ゲート絶縁膜５が除去され
た箇所に、トンネル絶縁膜22を、例えば熱酸化により形
成する。

この後は、第４図（ａ）ないし第４図（ｃ）に説明し
た第１の実施例装置の製造方法と、ほぼ同様な工程で製
造できる。

ただし、第２層ポリシリコン層を堆積形成した後、引
き続いて行なわれる写真蝕刻工程の際、制御ゲート電極
８のパターンに加えて、第２選択ゲート電極26のパター
ンを付加することは必要である。

次に、第11図ないし第14図を参照して、第４の実施例
について説明する。

第11図は、この発明の第４の実施例にかかるE²PROMの
２ビット分のメモリセル部を示すパターン平面図、第12
図は、第11図中のE-E′線に沿う断面図、第13図は、第1
1図中のF-F′線に沿う断面図、第14図は、第13図に示す
断面の、選択ゲート端部の断面図である。第５図、第６
図、および第８図ないし第10図と同一の部分について
は、同一の参照符号を付し、重複する説明は避ける。

第11図ないし第14図に示すように、この第４の実施例
装置の特徴は、第２の実施例で説明した装置構造を、E²
PROMに応用した点である。

第11図ないし第14図について説明すると、選択トラン
ジスタ（第11図中F-F′線付近）の第１、第２選択ゲー
ト電極24および26上には、第２層アルミニウム膜で構成
された第３の配線27が形成されている。この第３の配線
27は、第14図に示すように、選択ゲート線の端部で、第
１選択ゲート電極24および第２選択ゲート電極26に接続
されている。

なお、第１の選択ゲート電極24および第２選択ゲート
電極26と、第３の配線27との接続は、上記端部のみでな
く、もちろんその他の箇所にて上記接続を行なっても良
い。例えば、１バイト毎に上記接続を行なっても良い。

この接続関係は、第14図に示すように、第２層ポリシ
リコン層（第２選択ゲート電極）26が選択的に剥離され
た部分28が存在し、ここには、層間絶縁膜13に、第１層
ポリシリコン層（第１選択ゲート電極）24に通じるコン
タクト孔29が開孔されている。このコンタクト孔29内に
は、第１層アルミニウム膜にて構成されたコンタクト電
極30が形成され、第１層ポリシリコン層24と、第２層ポ
リシリコン層26とを接続している。

さらに第２の層間絶縁膜19には、コンタクト電極30に
通じるコンタクト孔31が開孔され、ここを介して、第３
の配線が、コンタクト電極30に接続されている。

結果として、第３の配線27は、選択ゲート線のバイパ
ス線機能を果たす。

このような第４の実施例に係わる装置であると、第２
の実施例で説明した効果があることはもちろんのこと、
さらに加えて、抵抗値が比較的小さいアルミニウムで構
成された第３の配線27が、選択ゲート電極24および26に
シャント接続されているので、選択ゲート線において
も、動作速度の向上が期待できる。

また、第４の実施例装置の製造方法は、第３の実施例
装置と同様の方法で、トンネル絶縁膜22を形成してか
ら、第１の実施例装置と同様の方法で、第１層ポリシリ
コン層６、24、第２ゲート絶縁膜７、25、第２層ポリシ
リコン層８、26を形成する。

次いで、第３の実施例と同様、選択ゲートパターンを
付加したパターン（第２層ポリシリコン層26パターン）
で写真蝕刻工程を行なう。

次いで、第２層ポリシリコン層８、26を、選択ゲート
線の端部のみ、選択的に剥離する（この部分は第14図
中、28に図示されている）。

次いで、ポリシリコン層25、26にコンタクト開孔を行
った後、第２の実施例同様、第１層アルミニウム膜を形
成し、引き続いて、これを配線15、ビット線16、加えて
コンタクト電極30パターンに、パターン形成する。次い
で、第２の層間絶縁膜19を堆積形成し、平坦化した後、
これにコンタクト孔開孔を行なってから、第２層アルミ
ニウム膜を形成する。次いで、この第２層アルミニウム
膜を、第２の配線21、第３の配線27パターンにパターン
形成する。

以上のような製造方法によって、第４の実施例装置が
製造できる。

次に、第15図および第16図を参照して、第５の実施例
について説明する。

第15図は、この発明の第５の実施例にかかるEPROMの
２ビット分のメモリセル部を示すパターン平面図、第16
図は、第15図中のG-G′線に沿う断面図である。第15図
および第16図において、第１図、第２図と同一の部分に
ついては、同一の参照符号を付し、重複する説明は避け
る。

第15図および第16図に示すように、この第５の実施例
装置の特徴は、第１の実施例で説明したEPROMを、２バ
ス方式にした点である。

第15図および第16図について説明すると、ドレイン領
域４には、コンタクト孔9₁′を介してドレイン配線（ビ
ット線）16₁が接続されている。

一方、ソース領域３にも、同様にコンタクト孔9₂′を
介してソース配線16₂が接続されている。

このように、２バス方式のEPROMに本発明を適用して
もよい。

また、ドレイン配線16₁およびソース配線16₂は、配線
15を構成するアルミニウム膜と、同一の膜で形成でき
る。

次に、第17図および第18図を参照して、第６の実施例
について説明する。

第17図は、この発明の第６の実施例にかかるEPROMの
２ビット分のメモリセル部を示すパターン平面図、第18
図は、第15図中のH-H′線に沿う断面図である。第17図
および第18図において、第５図、第６図、第15図、およ
び第16図と同一の部分については、同一の参照符号を付
し、重複する説明は避ける。

第17図および第18図に示すように、この第６の実施例
装置の特徴は、第２の実施例で説明したEPROMを、２バ
ス方式にした点である。

このようにしても、もちろん良い。

次に、第19図ないし第21図を参照して、第７の実施例
について説明する。

第19図は、この発明の第７の実施例にかかるE²PROMの
２ビット分のメモリセル部を示すパターン平面図、第20
図は、第19図中のI-I′線に沿う断面図、第21図は、第1
9図中のJ-J′線に沿う断面図である。第８図〜第10図、
第15図、および第16図と同一の部分については、同一の
参照符号を付し、重複する説明は避ける。

第19図ないし第21図に示すように、この第７の実施例
装置の特徴は、第３の実施例で説明したE²PROMを、２バ
ス方式した点である。

また、同実施例では、さらに、読み出しトランジスタ
を有している。

第19図ないし第21図について説明すると、読み出しト
ランジスタは、記憶トランジスタ（浮遊ゲート電極６と
制御ゲート電極８とから成る）のソース領域３側に存在
している。

実施例では、この読み出しトランジスタも、積層ゲー
ト構造をもっている。

この積層ゲート構造は、特に第21図に示すように、第
１層ポリシリコン層からなる第１の読み出しゲート電極
32と、この上に絶縁膜を介して形成された第２層ポリシ
リコン層からなる第２の読み出しゲート電極33とにより
構成されている。

図中の３′は、記憶トランジスタ、と読み出しトラン
ジスタとを接続する基板１と反対導電型の拡散層であ
る。

尚、トンネル絶縁膜22の下の領域も、基板１と反対導
電型の拡散層である（図示せず）。

このようにしても、もちろん良い。

次に、第22図ないし第24図を参照して、第８の実施例
について説明する。

第22図は、この発明の第８の実施例にかかるE²PROMの
２ビット分のメモリセル部を示すパターン平面図、第23
図は、第22図中のK-K′線に沿う断面図、第24図は、第2
2図中のL-L′線に沿う断面図である。第11図〜第13図、
第17図、および第18図と同一の部分については、同一の
参照符号を付し、重複する説明は避ける。

第22図ないし第24図に示すように、この第８の実施例
装置の特徴は、第４の実施例で説明したE²PROMを、２バ
ス方式にした点である。

また、同実施例では、さらに、読み出しトランジスタ
を有している。

第22図ないし第24図について説明すると、読み出しト
ランジスタ（図中32,33の部分）の上には、第２層アル
ミニウム膜で構成された第４の配線34が形成されてい
る。この第４の配線34は、読み出しゲート線の端部で、
第１読み出しゲート電極32、第２読み出しゲート電極33
に接続されている。

なお、第１の読み出しゲート電極32および第２の読み
出しゲート電極33と、第４の配線34との接続は、上記端
部のみでなく、その他の箇所にて上記接続を行なって
も、もちろん良い。例えば、１バイト毎に上記接続を行
なっても良い。

この接続方法は、第４の実施例で説明した第３の配線
27と、第１選択ゲート電極24および第２選択ゲート電極
26との接続方法と、同じ方法でよい。

このように第８の実施例では、第４の実施例での効
果、および２バス方式の効果に加えて、抵抗値が比較的
小さいアルミニウムで構成された第４の配線34が、読み
出しゲート電極32、33にシャント接続されているので、
読み出しゲート線における動作速度の向上が期待でき
る。

尚、第３ないし第８の実施例でも、第１、第２の実施
例同様、各種ゲート電極の構成材料、および各種配線の
構成材料を変えても、発明の効果を阻害するようなこと
はないことはもちろんである。

さらに、第１ないし第８の実施例において、例えば制
御ゲート電極等に通じるように開孔される各種コンタク
ト孔は、素子の設計要求に応じて、その形状、および開
孔位置は種々変更が可能である。同様に、各種配線のパ
ターンも種々変更が可能である。

［発明の効果］ 以上説明したように、この発明によれば、制御ゲート
電極と浮遊ゲート電極との間に存在する第２ゲート絶縁
膜の耐圧を向上できるとともに、フィールド絶縁膜に局
所的な膜減りが発生することもない不揮発性半導体記憶
装置およびその製造方法を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わるEPROMのパター
ン平面図、第２図は第１図中のA-A′線に沿う断面図、
第３図は、本発明装置と従来装置とにおける制御ゲート
印加電圧と制御ゲート〜浮遊ゲート間電流との相関図、
第４図（ａ）ないし第４図（ｃ）は第１の実施例装置を
製造工程順に示した断面図、第５図は第２の実施例に係
わるEPROMのパターン平面図、第６図は第５図中のB-B′
線に沿う断面図、第７図（ａ）および第７図（ｂ）は第
２の実施例装置を製造工程順に示した断面図、第８図は
第３の実施例に係わるE²PROMのパターン平面図、第９図
は第８図中のC-C′線に沿う断面図、第10図は第８図中
のD-D′線に沿う断面図、第11図は第４の実施例に係わ
るE²PROMのパターン平面図、第12図は第11図中のE-E′
線に沿う断面図、第13図は第11図中のF-F′線に沿う断
面図、第14図は第13図における断面の選択ゲート端部の
断面図、第15図は第５の実施例に係わるEPROMのパター
ン平面図、第16図は第15図中のG-G′線に沿う断面図、
第17図は第６の実施例に係わるEPROMのパターン平面
図、第18図は第17図中のH-H′線に沿う断面図、第19図
は第７の実施例に係わるE²PROMのパターン平面図、第20
図は第19図中のI-I′線に沿う断面図、第21図は第19図
中のJ-J′線に沿う断面図、第22図は第８の実施例に係
わるE²PROMのパターン平面図、第23図は第22図中のK-
K′線に沿う断面図、第24図は第22図中のL-L′線に沿う
断面図、第25図は従来装置の一製造工程中における平面
図、第26図は第25図のM-M′線に沿う断面図である。 １……半導体基板、３……ソース領域、４……ドレイン
領域、５……第１ゲート絶縁膜、６……浮遊ゲート電
極、７……第２ゲート絶縁膜、８……制御ゲート電極、
13……層間絶縁膜、14……コンタクト孔、15……配線、
21……第２の配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 前記基板上方にマトリクス状に配置された複数の電荷蓄
   積部と、 前記各電荷蓄積部毎に設けられ、これら電荷蓄積部の上
   面上に絶縁層を介して形成された複数の電極層と、 前記電極層の上方を介してカラム方向に形成されたビッ
   ト線と、 ロウ方向に隣接する前記電極層間上に形成され、前記電
   極層どうしを互いに、ロウ方向に接続していくための、
   前記ビット線と同一の導電層により形成された配線層と を具備することを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】前記ビット線および前記配線層よりも上方
   の層に形成され、前記配線層に接続されて、ワード線と
   して機能する第２の配線層を、さらに具備することを特
   徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】半導体基板上に第１の絶縁層を形成する工
   程と、 前記第１の絶縁層上に電荷蓄積部となり得る物質層を形
   成する工程と、 前記物質層上に第２の絶縁層を形成する工程と、 前記第２の絶縁層上に第１の導電層を形成する工程と、 少なくとも前記第１の導電層、前記第２の絶縁層および
   前記物質層を一括してパターニングし、前記基板上方に
   マトリクス状に配置され、前記物質層で成る複数の電荷
   蓄積部、および各電荷蓄積部毎に設けられ、前記第１の
   導電層で成る複数の電極層を得る工程と、 前記複数の電極層上に第３の絶縁層を形成する工程と、 前記第３の絶縁層上に、第２の導電層を形成する工程
   と、 前記第２の導電層をパターニングし、前記電極層の上方
   を介してカラム方向に形成されたビット線、およびロウ
   方向に隣接する前記電極層間上に形成され、前記電極層
   どうしを互いに、ロウ方向に接続していくための配線層
   を形成する工程と を具備することを特徴とする不揮発性半導体記憶装置の
   製造方法。
4. 【請求項４】前記ビット線および前記配線層上に第４の
   絶縁層を形成し、この第４の絶縁層上に、前記配線層に
   接続され、ワード線として機能する第２の配線層を形成
   する工程をさらに具備することを特徴とする請求項３に
   記載の不揮発性半導体記憶装置の製造方法。