JPH0799772B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0799772B2 JPH0799772B2 JP61168537A JP16853786A JPH0799772B2 JP H0799772 B2 JPH0799772 B2 JP H0799772B2 JP 61168537 A JP61168537 A JP 61168537A JP 16853786 A JP16853786 A JP 16853786A JP H0799772 B2 JPH0799772 B2 JP H0799772B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はデータの書込みが可能であり、一度書込まれ
たデータをを半永久的に保持する不揮発性半導体記憶装
置に関する。
たデータをを半永久的に保持する不揮発性半導体記憶装
置に関する。
（従来の技術） 不揮発性半導体記憶装置、特にフローティングゲートを
有するEPROM（イレーサブル・プログラマブル・ロム）
はメモリセルの素子構造が簡単であるため、高集積化に
適している。このため、現在では256Kビット、512Kビッ
ト、1Mビットなどの大容量のものが開発、実用化されて
いる。他方では、システムの高度化が進むにつれ、より
高速動作が可能となり、信頼性が高いEPROMの必要性が
増大している。
有するEPROM（イレーサブル・プログラマブル・ロム）
はメモリセルの素子構造が簡単であるため、高集積化に
適している。このため、現在では256Kビット、512Kビッ
ト、1Mビットなどの大容量のものが開発、実用化されて
いる。他方では、システムの高度化が進むにつれ、より
高速動作が可能となり、信頼性が高いEPROMの必要性が
増大している。
従来、EPROMの高速化は、例えば、「シンポジウム オ
ン VLSI テクノロジー 1984年、ダイジェスト オブ
テクニカル ペーパーズ 第40項」に示されるよう
に、多結晶シリコン層の表面にチタンシリサイド層を形
成することによってワード線の抵抗を低減する方法や、
あるいはワード線を多結晶シリコン層とモリブデンシリ
サイド層の二層からなるいわゆるポリサイド構造にして
低抵抗化する方法が試みられている。
ン VLSI テクノロジー 1984年、ダイジェスト オブ
テクニカル ペーパーズ 第40項」に示されるよう
に、多結晶シリコン層の表面にチタンシリサイド層を形
成することによってワード線の抵抗を低減する方法や、
あるいはワード線を多結晶シリコン層とモリブデンシリ
サイド層の二層からなるいわゆるポリサイド構造にして
低抵抗化する方法が試みられている。
しかしながら、これらの基本となるEPROMセルでは、電
気的に他とは絶縁されたフローティングゲート中に蓄積
された電子が動作中に放出されることなく、長時間保持
されなけれならない。
気的に他とは絶縁されたフローティングゲート中に蓄積
された電子が動作中に放出されることなく、長時間保持
されなけれならない。
第２図は、上記したようにワード線をポリサイド構造に
して低抵抗化した従来のEPROMのメモリセルアレイ部分
の構成を示すものであり、第２図（ａ）はパターン平面
図、第２図（ｂ）は同図（ａ）のＡ−Ａ′線に沿った断
面図である。図において、31はＰ型のシリコン半導体基
板32はこの基板31の表面上に選択的に形成されたフィー
ルド絶縁膜、33はＮ型拡散領域で構成されたソース領
域、34は同じくＮ型拡散領域で構成されたドレイン領
域、35は上記ソース領域33とドレイン領域34との間に設
けられたチャネル領域、36はこのチャネル領域上に設け
られたゲート絶縁膜、37はこのチャネル領域上に設けら
れたゲート絶縁膜、37は第１層目の多結晶シリコン層で
構成されたメモリセルのフローティングゲート、38はこ
れらフローティングゲート37を覆うように設けられたゲ
ート絶縁膜、39は第２層目の多結晶シリコン層で構成さ
れメモリセルのコントロールゲートを兼ねたワード線、
40はこのワード線39上に直接設けられ、ワード線39の低
抵抗化を図るモリブデンシリサイド層、41は金属、例え
ばアルミニウムで構成されたビット線、42はメモリセル
の各ドレイン領域34と各ビット線41とを接続するコンタ
クトホールである。
して低抵抗化した従来のEPROMのメモリセルアレイ部分
の構成を示すものであり、第２図（ａ）はパターン平面
図、第２図（ｂ）は同図（ａ）のＡ−Ａ′線に沿った断
面図である。図において、31はＰ型のシリコン半導体基
板32はこの基板31の表面上に選択的に形成されたフィー
ルド絶縁膜、33はＮ型拡散領域で構成されたソース領
域、34は同じくＮ型拡散領域で構成されたドレイン領
域、35は上記ソース領域33とドレイン領域34との間に設
けられたチャネル領域、36はこのチャネル領域上に設け
られたゲート絶縁膜、37はこのチャネル領域上に設けら
れたゲート絶縁膜、37は第１層目の多結晶シリコン層で
構成されたメモリセルのフローティングゲート、38はこ
れらフローティングゲート37を覆うように設けられたゲ
ート絶縁膜、39は第２層目の多結晶シリコン層で構成さ
れメモリセルのコントロールゲートを兼ねたワード線、
40はこのワード線39上に直接設けられ、ワード線39の低
抵抗化を図るモリブデンシリサイド層、41は金属、例え
ばアルミニウムで構成されたビット線、42はメモリセル
の各ドレイン領域34と各ビット線41とを接続するコンタ
クトホールである。
このような構成において、フローティングゲート37にお
ける電荷保持特性は、このフローティングゲート37を取
り囲んでいるゲート絶縁膜36及び38（これらは通常はシ
リコン酸化膜で構成されている）の特性に依存してい
る。このため、リーク電流が流れ易いバリアハイトの低
いシリコン酸化膜では十分な保持特性が得られず、信頼
性が低下する。
ける電荷保持特性は、このフローティングゲート37を取
り囲んでいるゲート絶縁膜36及び38（これらは通常はシ
リコン酸化膜で構成されている）の特性に依存してい
る。このため、リーク電流が流れ易いバリアハイトの低
いシリコン酸化膜では十分な保持特性が得られず、信頼
性が低下する。
このため、前記のようにチタンシリサイド層を多結晶シ
リコン層の表面に形成する方法は、チタンシリサイド層
を形成する以前に、フローティングゲートを被覆するシ
リコン酸化膜の形成工程が全て完了しており、良質のシ
リコン酸化膜でフローティングゲートを被覆することが
可能である。しかし、チタンシリサイド層に含まれるチ
タンは極めてシリコン酸化膜との反応性が高く、既に形
成されたシリコン酸化膜と激しく反応しかつ多結晶シリ
コンのグレイン境界に沿って多結晶シリコン中を上方か
ら下方に拡散し、シリコン酸化膜の特性を著しく劣化さ
せてしまうことが判明した。
リコン層の表面に形成する方法は、チタンシリサイド層
を形成する以前に、フローティングゲートを被覆するシ
リコン酸化膜の形成工程が全て完了しており、良質のシ
リコン酸化膜でフローティングゲートを被覆することが
可能である。しかし、チタンシリサイド層に含まれるチ
タンは極めてシリコン酸化膜との反応性が高く、既に形
成されたシリコン酸化膜と激しく反応しかつ多結晶シリ
コンのグレイン境界に沿って多結晶シリコン中を上方か
ら下方に拡散し、シリコン酸化膜の特性を著しく劣化さ
せてしまうことが判明した。
他方、第２図に示されるように、実質的なワード線を第
２層目の多結晶シリコン層とモリブデンシリサイド層40
の積層膜で構成する場合、通常の工程では、まず、フロ
ーティングゲート37上にゲート絶縁膜38を堆積した後に
第２層目の多結晶シリコン層とモリブデンシリサイド層
40とを連続的に堆積し、フォトリソグラフィ技術を用い
てパターニングした後にセルフアラインエッチング技術
を用いえモリブデンシリサイド層40、第２層目の多結晶
シリコン層、ゲート絶縁膜38及びフローティングゲート
37を順次エッチングする。そして、この後に拡散を行な
ってソース領域33とドレイン領域34とを形成し、さらに
酸化法によりモリブデンシリサイド層40、第２層目の多
結晶シリコン層及びフローティングゲート37の表面をシ
リコン酸化膜で被覆するようにしている。このため、フ
ローティングゲート37の表面に形成されるシリコン酸化
膜中には微量のモリブデンが混入し、これによりフロー
ティングゲート37のリーク特性が悪化することが確認さ
れている。また、このような工程で形成されるモリブデ
ンシリサイド層40はフローティングゲート37のエッジ部
分の急峻な段差を何回も横ぎるめ、このエッジ部分でモ
リブデンシリサイド層40に段切れが生じて抵抗が大きく
なってしまう。
２層目の多結晶シリコン層とモリブデンシリサイド層40
の積層膜で構成する場合、通常の工程では、まず、フロ
ーティングゲート37上にゲート絶縁膜38を堆積した後に
第２層目の多結晶シリコン層とモリブデンシリサイド層
40とを連続的に堆積し、フォトリソグラフィ技術を用い
てパターニングした後にセルフアラインエッチング技術
を用いえモリブデンシリサイド層40、第２層目の多結晶
シリコン層、ゲート絶縁膜38及びフローティングゲート
37を順次エッチングする。そして、この後に拡散を行な
ってソース領域33とドレイン領域34とを形成し、さらに
酸化法によりモリブデンシリサイド層40、第２層目の多
結晶シリコン層及びフローティングゲート37の表面をシ
リコン酸化膜で被覆するようにしている。このため、フ
ローティングゲート37の表面に形成されるシリコン酸化
膜中には微量のモリブデンが混入し、これによりフロー
ティングゲート37のリーク特性が悪化することが確認さ
れている。また、このような工程で形成されるモリブデ
ンシリサイド層40はフローティングゲート37のエッジ部
分の急峻な段差を何回も横ぎるめ、このエッジ部分でモ
リブデンシリサイド層40に段切れが生じて抵抗が大きく
なってしまう。
このように従来では、信頼性が高く、ワード線の低抵抗
化が図られた記憶回路を構成することは困難である。
化が図られた記憶回路を構成することは困難である。
（発明が解決しようとする問題点） このように、従来の不揮発性半導体記憶装置では信頼性
が高く、ワード線の低抵抗化を図ることが困難であると
いう欠点がある。
が高く、ワード線の低抵抗化を図ることが困難であると
いう欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的はワード線の低抵抗化を図ることがで
き、かつ信頼性も十分に高い不揮発性半導体記憶装置を
提供することにある。
あり、その目的はワード線の低抵抗化を図ることがで
き、かつ信頼性も十分に高い不揮発性半導体記憶装置を
提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体記憶装置は、拡散領域で構成
され一方向に延長して設けられたソース領域と、上記ソ
ース領域と平行し、かつソース領域を挟むように設けら
れた一対の第１ワード線と、上記一対の一方の第１ワー
ド線を挟んで上記ソース領域と対向する位置に設けられ
た拡散領域で構成された複数の第１ドレイン領域と、上
記一対の他方の第１ワード線を挟んで上記ソース領域と
対向する位置に設けられかつ上記複数の第１ドレイン領
域のうち互いに隣接する２カ所の第１ドレイン領域間に
対応する位置に設けられた拡散領域で構成された複数の
第２ドレイン領域と、上記第１ワード線と交差する方向
に延長して形成され、上記複数の各第１ドレイン領域に
電気的に接続された複数の第１ビット線と、上記第１ワ
ード線と交差する方向に延長しかつ上記第１ビット線と
平行するように形成され、上記複数の各第２ドレイン領
域に電気的に接続された複数の第２ビット線と、上記各
第１ワード線下部の各ソース、ドレイン領域相互間に位
置するチャネル領域と、上記各チャネル領域上でかつ上
記各第１ワード線下部にそれぞれ設けられ、電気的に浮
遊状態にされた浮遊ゲート電極と、上記一対の第１ワー
ド線相互間で少なくとも一部が上記ソース領域上に配置
され、上記一対の第１ワード線に電気的に接続された第
２ワード線とから構成されている。
され一方向に延長して設けられたソース領域と、上記ソ
ース領域と平行し、かつソース領域を挟むように設けら
れた一対の第１ワード線と、上記一対の一方の第１ワー
ド線を挟んで上記ソース領域と対向する位置に設けられ
た拡散領域で構成された複数の第１ドレイン領域と、上
記一対の他方の第１ワード線を挟んで上記ソース領域と
対向する位置に設けられかつ上記複数の第１ドレイン領
域のうち互いに隣接する２カ所の第１ドレイン領域間に
対応する位置に設けられた拡散領域で構成された複数の
第２ドレイン領域と、上記第１ワード線と交差する方向
に延長して形成され、上記複数の各第１ドレイン領域に
電気的に接続された複数の第１ビット線と、上記第１ワ
ード線と交差する方向に延長しかつ上記第１ビット線と
平行するように形成され、上記複数の各第２ドレイン領
域に電気的に接続された複数の第２ビット線と、上記各
第１ワード線下部の各ソース、ドレイン領域相互間に位
置するチャネル領域と、上記各チャネル領域上でかつ上
記各第１ワード線下部にそれぞれ設けられ、電気的に浮
遊状態にされた浮遊ゲート電極と、上記一対の第１ワー
ド線相互間で少なくとも一部が上記ソース領域上に配置
され、上記一対の第１ワード線に電気的に接続された第
２ワード線とから構成されている。
（作用） この発明の不揮発性半導体記憶装置では、一対の第１ワ
ード線相互間でかつソース領域上に第２ワード線を配置
形成し、この第２ワード線を一対の第１ワード線に電気
的に接続することにより、ワード線の低抵抗化を実現し
ている。さらに、一対の第１ワード線に対して第２ワー
ド線を一本のみ形成することにより、セル面積の増加を
防止している。
ード線相互間でかつソース領域上に第２ワード線を配置
形成し、この第２ワード線を一対の第１ワード線に電気
的に接続することにより、ワード線の低抵抗化を実現し
ている。さらに、一対の第１ワード線に対して第２ワー
ド線を一本のみ形成することにより、セル面積の増加を
防止している。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明の不揮発性半導体記憶装置の一実施例
の構成を示すものであり、第１図（ａ）はメモリセルア
レイ部分のパターン平面図、第１図（ｂ）は同図（ａ）
のＡ−Ａ′線に沿った概略的な断面図である。図におい
て、11はＰ型のシリコン半導体基板、12はこの基板11の
表面上に選択的に形成されたフィールド絶縁膜である。
また、13はＮ型拡散領域で構成され、複数のメモリセル
に対して一体形成されたソース領域であり、このソース
領域13は第１図（ａ）中で横方向に延長して形成されて
いる。14は同じくＮ型拡散領域で構成された各メモリセ
ルのドレイン領域であり、これらドレイン領域14は第１
図（ａ）中で上記ソース領域13を中心にしてメモリセル
１個毎に上側と下側とで交互に形成されている。すなわ
ち、ソース領域13を中心にしてそれよりも下側に配置さ
れている複数の各ドレイン14は、ソース領域13を中心に
してそれよりも上側に配置されている複数のドレイン14
のうち互いに隣接する２カ所のドレイン領域間に対応す
る位置にそれぞれ設けられている。そして、上記ソース
領域13と各ドレイン領域14との間にはそれぞれのメモリ
セルのチャネル領域15が設定されている。16はこれら各
チャネル領域15上に設けられた例えばシリコン酸化膜な
どからなるゲート絶縁膜であり、17は各ゲート絶縁膜16
上に第１層目の多結晶シリコン層を堆積して構成された
各メモリセルのフローティングゲートである。また、18
はこれら各フローティングゲート17を被覆するように設
けられた例えばシリコン酸化膜などからなるゲート絶縁
膜である。
の構成を示すものであり、第１図（ａ）はメモリセルア
レイ部分のパターン平面図、第１図（ｂ）は同図（ａ）
のＡ−Ａ′線に沿った概略的な断面図である。図におい
て、11はＰ型のシリコン半導体基板、12はこの基板11の
表面上に選択的に形成されたフィールド絶縁膜である。
また、13はＮ型拡散領域で構成され、複数のメモリセル
に対して一体形成されたソース領域であり、このソース
領域13は第１図（ａ）中で横方向に延長して形成されて
いる。14は同じくＮ型拡散領域で構成された各メモリセ
ルのドレイン領域であり、これらドレイン領域14は第１
図（ａ）中で上記ソース領域13を中心にしてメモリセル
１個毎に上側と下側とで交互に形成されている。すなわ
ち、ソース領域13を中心にしてそれよりも下側に配置さ
れている複数の各ドレイン14は、ソース領域13を中心に
してそれよりも上側に配置されている複数のドレイン14
のうち互いに隣接する２カ所のドレイン領域間に対応す
る位置にそれぞれ設けられている。そして、上記ソース
領域13と各ドレイン領域14との間にはそれぞれのメモリ
セルのチャネル領域15が設定されている。16はこれら各
チャネル領域15上に設けられた例えばシリコン酸化膜な
どからなるゲート絶縁膜であり、17は各ゲート絶縁膜16
上に第１層目の多結晶シリコン層を堆積して構成された
各メモリセルのフローティングゲートである。また、18
はこれら各フローティングゲート17を被覆するように設
けられた例えばシリコン酸化膜などからなるゲート絶縁
膜である。
19Aは第２層目の多結晶シリコン層で構成され、第１図
（ａ）中、ソース領域13を中心にして上側にドレイン領
域14が形成される複数の各メモリセルのコントロールゲ
ートを兼ねた一方の第１ワード線であり、19Bは同じ第
２層目の多結晶シリコン層で構成され、ソース領域13を
中心にして下側にドレイン領域14が形成される複数の各
メモリセルのコントロールゲートを兼ねた他方の第１ワ
ード線である。なお、この一対の第１ワード線19A及び1
9Bには同一の信号が供給される。また、上記一対のワー
ド線19A、19B相互間の上記ソース領域13上には絶縁膜を
介して、下層が多結晶シリコン層20で、上層がシリコン
と高融点金属、例えばモリブデン、チタン、タングステ
ン、タンタルなどとの化合物層からなる高融点金属シリ
サイド層21で構成された第２ワード線22が設けられてい
る。この第２ワード線22は上記メモリセルの数個おき毎
にその一部が上記一対の各第１ワード線19A、19Bそれぞ
れと重なるように構成されており、この重なり部分にお
いてこの第２ワード線22はコンタクトホール23を通して
上記第１ワード線19A、19Bそれぞれと接続されている。
（ａ）中、ソース領域13を中心にして上側にドレイン領
域14が形成される複数の各メモリセルのコントロールゲ
ートを兼ねた一方の第１ワード線であり、19Bは同じ第
２層目の多結晶シリコン層で構成され、ソース領域13を
中心にして下側にドレイン領域14が形成される複数の各
メモリセルのコントロールゲートを兼ねた他方の第１ワ
ード線である。なお、この一対の第１ワード線19A及び1
9Bには同一の信号が供給される。また、上記一対のワー
ド線19A、19B相互間の上記ソース領域13上には絶縁膜を
介して、下層が多結晶シリコン層20で、上層がシリコン
と高融点金属、例えばモリブデン、チタン、タングステ
ン、タンタルなどとの化合物層からなる高融点金属シリ
サイド層21で構成された第２ワード線22が設けられてい
る。この第２ワード線22は上記メモリセルの数個おき毎
にその一部が上記一対の各第１ワード線19A、19Bそれぞ
れと重なるように構成されており、この重なり部分にお
いてこの第２ワード線22はコンタクトホール23を通して
上記第１ワード線19A、19Bそれぞれと接続されている。
さらに上記一対の第１ワード線19A、19Bそれぞれと直交
するように例えばアルミニウムなどの金属で構成された
複数のビット線24が延長形成されている。そして、上記
各ビット線24はコンタクトホール25を通して上記各ドレ
イン領域14と接続されている。
するように例えばアルミニウムなどの金属で構成された
複数のビット線24が延長形成されている。そして、上記
各ビット線24はコンタクトホール25を通して上記各ドレ
イン領域14と接続されている。
このような構成の記憶装置では、一対の第１ワード線19
A、19Bに対して金属を含む低抵抗の第２ワード線22を接
続するようにしたので、ワード線の低抵抗化を実現する
ことができる。
A、19Bに対して金属を含む低抵抗の第２ワード線22を接
続するようにしたので、ワード線の低抵抗化を実現する
ことができる。
なお、上記実施例装置では、ソース領域13を挟んで形成
された一対の第１ワード線19A、19Bに同一の信号を印加
するようにしているが、ソース領域13を中心にして上側
と下側とでメモリセルが交互に形成されているので、ビ
ット線24との組合せによりいずれか一つのメモリセルを
選択することができる。このため、２本の第１ワード線
19A、19Bに対して１本の第２ワード線22を配置して共通
に使用することができる。
された一対の第１ワード線19A、19Bに同一の信号を印加
するようにしているが、ソース領域13を中心にして上側
と下側とでメモリセルが交互に形成されているので、ビ
ット線24との組合せによりいずれか一つのメモリセルを
選択することができる。このため、２本の第１ワード線
19A、19Bに対して１本の第２ワード線22を配置して共通
に使用することができる。
また、第２ワード線22はソース領域13上で２本の第１ワ
ード線19A、19Bの相互間に配置しており、従来装置では
利用されていない無駄なスペースが有効に利用でき、か
つ第２ワード線22の配線幅を十分に広くとることができ
るために、ワード線の配線抵抗の低減化をより効果的に
行なうことができる。
ード線19A、19Bの相互間に配置しており、従来装置では
利用されていない無駄なスペースが有効に利用でき、か
つ第２ワード線22の配線幅を十分に広くとることができ
るために、ワード線の配線抵抗の低減化をより効果的に
行なうことができる。
さらに、第２ワード線22は、数セル毎にコンタクトホー
ル23を介して第１ワード線19A、19Bに接続されているの
で、第１ワード線形成用の第１層目の多結晶シリコン層
を堆積形成した後、基板表面を平坦化してから第２ワー
ド線22を形成することができる。このため、従来装置の
ように下地層の段差に基づく段切れが第２ワード線22に
生じることがなく、ワード線抵抗の異常な増加による信
頼性の低下を防止することができる。
ル23を介して第１ワード線19A、19Bに接続されているの
で、第１ワード線形成用の第１層目の多結晶シリコン層
を堆積形成した後、基板表面を平坦化してから第２ワー
ド線22を形成することができる。このため、従来装置の
ように下地層の段差に基づく段切れが第２ワード線22に
生じることがなく、ワード線抵抗の異常な増加による信
頼性の低下を防止することができる。
また、第２ワード線22と第１ワード線19とを接続するコ
ンタクトホール23はフローティングゲート17から離れて
開口することができ、これにより、フローティングゲー
ト17を被覆するゲート絶縁膜18を除去してフローティン
グゲート17の表面を露出させるような工程は行われな
い。また、従来のポリサイド構造のEPROMセルの製造工
程のように、シリサイド層が露出した状態でフローティ
ングゲートを被覆するシリコン酸化膜の形成工程は不要
である。このため、フローティングゲート17を被覆する
ゲート絶縁膜18には金属などの不純物が混入する恐れは
なく、従ってフローティングゲート17の電荷保持特性と
信頼性を十分に向上させることができる。
ンタクトホール23はフローティングゲート17から離れて
開口することができ、これにより、フローティングゲー
ト17を被覆するゲート絶縁膜18を除去してフローティン
グゲート17の表面を露出させるような工程は行われな
い。また、従来のポリサイド構造のEPROMセルの製造工
程のように、シリサイド層が露出した状態でフローティ
ングゲートを被覆するシリコン酸化膜の形成工程は不要
である。このため、フローティングゲート17を被覆する
ゲート絶縁膜18には金属などの不純物が混入する恐れは
なく、従ってフローティングゲート17の電荷保持特性と
信頼性を十分に向上させることができる。
［発明の効果］ 以上説明したようにこの発明によれば、ワード線の低抵
抗化を図ることができ、かつ信頼性も十分に高い不揮発
性半導体記憶装置を提供することができる。
抗化を図ることができ、かつ信頼性も十分に高い不揮発
性半導体記憶装置を提供することができる。
第１図はこの発明の一実施例の構成を示すものであり、
第１図（ａ）はパターン平面図、第１図（ｂ）は断面
図、第２図は従来装置の構成を示すものであり、第２図
（ａ）はパターン平面図、第２図（ｂ）は断面図であ
る。 11……Ｐ型のシリコン半導体基板、12……フィールド絶
縁膜、13……ソース領域、14……ドレイン領域、15……
チャネル領域、16……ゲート絶縁膜、17……フローティ
ングゲート、18……ゲート絶縁膜、19……第１ワード
線、20……多結晶シリコン層、21……高融点金属シリサ
イド層、22……第２ワード線、23……コンタクトホー
ル、24……ビット線、25……コンタクトホール。
第１図（ａ）はパターン平面図、第１図（ｂ）は断面
図、第２図は従来装置の構成を示すものであり、第２図
（ａ）はパターン平面図、第２図（ｂ）は断面図であ
る。 11……Ｐ型のシリコン半導体基板、12……フィールド絶
縁膜、13……ソース領域、14……ドレイン領域、15……
チャネル領域、16……ゲート絶縁膜、17……フローティ
ングゲート、18……ゲート絶縁膜、19……第１ワード
線、20……多結晶シリコン層、21……高融点金属シリサ
イド層、22……第２ワード線、23……コンタクトホー
ル、24……ビット線、25……コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】拡散領域で構成され一方向に延長して設け
られたソース領域と、 上記ソース領域と平行し、かつソース領域を挟むように
設けられた一対の第１ワード線と、 上記一対の一方の第１ワード線を挟んで上記ソース領域
と対向する位置に設けられた拡散領域で構成された複数
の第１ドレイン領域と、 上記一対の他方の第１ワード線を挟んで上記ソース領域
と対向する位置に設けられかつ上記複数の第１ドレイン
領域のうち互いに隣接する２カ所の第１ドレイン領域間
に対応する位置に設けられた拡散領域で構成された複数
の第２ドレイン領域と、 上記第１ワード線と交差する方向に延長して形成され、
上記複数の各第１ドレイン領域に電気的に接続された複
数の第１ビット線と、 上記第１ワード線と交差する方向に延長しかつ上記第１
ビット線と平行するように形成され、上記複数の各第２
ドレイン領域に電気的に接続された複数の第２ビット線
と、 上記各第１ワード線下部の各ソース、ドレイン領域相互
間に位置するチャネル領域と、 上記各チャネル領域上でかつ上記各第１ワード線下部に
それぞれ設けられ、電気的に浮遊状態にされた浮遊ゲー
ト電極と、 上記一対の第１ワード線相互間で少なくとも一部が上記
ソース領域上に配置され、上記一対の第１ワード線に電
気的に接続された第２ワード線と を具備したことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記第２ワード線が多結晶シリコン層及び
シリコンと高融点金属の化合物層からなる積層膜で構成
されている特許請求の範囲第１項に記載の不揮発性半導
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168537A JPH0799772B2 (ja) | 1986-07-17 | 1986-07-17 | 不揮発性半導体記憶装置 |
| US07/050,316 US4825271A (en) | 1986-05-20 | 1987-05-15 | Nonvolatile semiconductor memory |
| KR1019870005003A KR910000021B1 (ko) | 1986-05-20 | 1988-02-17 | 불휘발성 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168537A JPH0799772B2 (ja) | 1986-07-17 | 1986-07-17 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324662A JPS6324662A (ja) | 1988-02-02 |
| JPH0799772B2 true JPH0799772B2 (ja) | 1995-10-25 |
Family
ID=15869855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168537A Expired - Fee Related JPH0799772B2 (ja) | 1986-05-20 | 1986-07-17 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799772B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123439A (ja) * | 1987-11-06 | 1989-05-16 | Nec Corp | 半導体集積回路装置の配線構造体 |
| JP2588732B2 (ja) * | 1987-11-14 | 1997-03-12 | 富士通株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854654A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 半導体集積回路装置 |
| JPS60245271A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
-
1986
- 1986-07-17 JP JP61168537A patent/JPH0799772B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6324662A (ja) | 1988-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |