JP2725577B2 - 半導体装置及びダイナミック形ランダムアクセスメモリ - Google Patents
半導体装置及びダイナミック形ランダムアクセスメモリInfo
- Publication number
- JP2725577B2 JP2725577B2 JP5301622A JP30162293A JP2725577B2 JP 2725577 B2 JP2725577 B2 JP 2725577B2 JP 5301622 A JP5301622 A JP 5301622A JP 30162293 A JP30162293 A JP 30162293A JP 2725577 B2 JP2725577 B2 JP 2725577B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- film
- conductive film
- insulating film
- view
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し，特に
埋込み型コンタクトホールを有するダイナミック形ラン
ダムアクセスメモリ（dynamic type Random access mem
ory,以下ＤＲＡＭと呼ぶ）に関する。
埋込み型コンタクトホールを有するダイナミック形ラン
ダムアクセスメモリ（dynamic type Random access mem
ory,以下ＤＲＡＭと呼ぶ）に関する。
【０００２】
【従来の技術】従来，ＤＲＡＭと呼ばれる半導体装置が
知られている。この種の半導体装置は，図１８，１９，
及び図２０で示す構造を有している。
知られている。この種の半導体装置は，図１８，１９，
及び図２０で示す構造を有している。
【０００３】図１８は従来のＤＲＡＭのデジット線に垂
直な方向の断面図であり，図１９はワード線に垂直な方
向の断面図である。また，図２０はノード電極，セルプ
レート電極と電極配線だけについて示した平面図であ
る。図１８，図１９，及び図２０を参照して，半導体装
置は，半導体基板１１と，この半導体基板１１上に設け
られたフィールド酸化膜１２と，半導体基板１１表面の
フィールド酸化膜１２の間に設けられたＮ型拡散層であ
る不純物拡散領域１３と，半導体基板１１表面の不純物
拡散領域１３間に設けられたワード線のゲート電極用ポ
リシリコン膜１４とを備えている。第１絶縁膜は，フィ
ールド酸化膜１２，不純物拡散領域１３，及びポリシリ
コン膜１４を覆う層間絶縁膜１６，１７とを備えてい
る。ポリシリコン膜１４と基板１１に設けられた不純物
拡散領域１３とは，この不純物拡散領域１３をソースド
レイン領域としてＭＯＳ型転送トランジスタを構成して
いる。また，フィールド酸化膜１２上にワード線用ポリ
シリコン膜１５が設けられ，この層間絶縁膜１６及び層
間絶縁膜１７が設けられるとともに，ポリシリコン膜１
５と異なる位置で，層間絶縁膜１６及び層間絶縁膜１７
間にデジット線用ポリシリコン膜１８が設けられてい
る。ポリシリコン膜１４とポリシリコン膜１５とは同一
層（即ち，同一の成分で互いに連続している）で形成さ
れている。また，層間絶縁膜１６，１７を貫通して，不
純物拡散領域１３に連絡する第１ホール１９が設けられ
ている。この第１ホール１９に対応して，この第１ホー
ル１９を充填し，この第１ホール１９の開口部を覆う第
１導電膜としてノード電極用ポリシリコン膜２０が設け
られている。これらのノード電極用ポリシリコン膜２０
を第２絶縁膜としての絶縁膜２１を介して覆うセルプレ
ート電極用シリコン膜２２からなる第２導電膜が設けら
れている。
直な方向の断面図であり，図１９はワード線に垂直な方
向の断面図である。また，図２０はノード電極，セルプ
レート電極と電極配線だけについて示した平面図であ
る。図１８，図１９，及び図２０を参照して，半導体装
置は，半導体基板１１と，この半導体基板１１上に設け
られたフィールド酸化膜１２と，半導体基板１１表面の
フィールド酸化膜１２の間に設けられたＮ型拡散層であ
る不純物拡散領域１３と，半導体基板１１表面の不純物
拡散領域１３間に設けられたワード線のゲート電極用ポ
リシリコン膜１４とを備えている。第１絶縁膜は，フィ
ールド酸化膜１２，不純物拡散領域１３，及びポリシリ
コン膜１４を覆う層間絶縁膜１６，１７とを備えてい
る。ポリシリコン膜１４と基板１１に設けられた不純物
拡散領域１３とは，この不純物拡散領域１３をソースド
レイン領域としてＭＯＳ型転送トランジスタを構成して
いる。また，フィールド酸化膜１２上にワード線用ポリ
シリコン膜１５が設けられ，この層間絶縁膜１６及び層
間絶縁膜１７が設けられるとともに，ポリシリコン膜１
５と異なる位置で，層間絶縁膜１６及び層間絶縁膜１７
間にデジット線用ポリシリコン膜１８が設けられてい
る。ポリシリコン膜１４とポリシリコン膜１５とは同一
層（即ち，同一の成分で互いに連続している）で形成さ
れている。また，層間絶縁膜１６，１７を貫通して，不
純物拡散領域１３に連絡する第１ホール１９が設けられ
ている。この第１ホール１９に対応して，この第１ホー
ル１９を充填し，この第１ホール１９の開口部を覆う第
１導電膜としてノード電極用ポリシリコン膜２０が設け
られている。これらのノード電極用ポリシリコン膜２０
を第２絶縁膜としての絶縁膜２１を介して覆うセルプレ
ート電極用シリコン膜２２からなる第２導電膜が設けら
れている。
【０００４】また，半導体装置は，セルプレート電極用
シリコン膜２２上に形成された層間絶縁膜２３からなる
第３絶縁膜と，これら層間絶縁膜１６，１７，２３を一
つの不純物拡散領域１３まで貫通して設けられたコンタ
クト形成用の第２ホール２４と，第２ホール２４の壁面
及び底面を覆うように形成された密着層２５と，第２ホ
ール２４内に密着層２５を介して埋設されたタングステ
ン２６´からなる埋め込みコンタクト２６と，この埋め
込みコンタクト２６とともに密着層２５を覆うＡｌ，Ｓ
ｉ，Ｃｕ膜２７とを備えている。
シリコン膜２２上に形成された層間絶縁膜２３からなる
第３絶縁膜と，これら層間絶縁膜１６，１７，２３を一
つの不純物拡散領域１３まで貫通して設けられたコンタ
クト形成用の第２ホール２４と，第２ホール２４の壁面
及び底面を覆うように形成された密着層２５と，第２ホ
ール２４内に密着層２５を介して埋設されたタングステ
ン２６´からなる埋め込みコンタクト２６と，この埋め
込みコンタクト２６とともに密着層２５を覆うＡｌ，Ｓ
ｉ，Ｃｕ膜２７とを備えている。
【０００５】従来の半導体装置を製造するには，図２１
に示すようにリソグラフィー工程を用いてコンタクトを
開口し，スパッタ法によりＴｉを約６０ｎｍ，ＴｉＮを
約１００ｎｍ堆積し密着層２５を形成する。堆積後，図
２２に示すようにＣＶＤ法により全面にタングステンか
らなるコンタクト部２６を堆積し，エッチバックを行い
図２３に示すようにタングステンをコンタクト部に埋め
込み形成する。エッチバック後，スパッタによりＡｌＳ
ｉＣｕ膜２７を約４５０ｎｍ堆積し，リソグラフィー工
程を用いてエッチングし，図１８に示すように電極配線
を形成する。図１９のワード線方向においてもタングス
テンは同様な工程で形成される。
に示すようにリソグラフィー工程を用いてコンタクトを
開口し，スパッタ法によりＴｉを約６０ｎｍ，ＴｉＮを
約１００ｎｍ堆積し密着層２５を形成する。堆積後，図
２２に示すようにＣＶＤ法により全面にタングステンか
らなるコンタクト部２６を堆積し，エッチバックを行い
図２３に示すようにタングステンをコンタクト部に埋め
込み形成する。エッチバック後，スパッタによりＡｌＳ
ｉＣｕ膜２７を約４５０ｎｍ堆積し，リソグラフィー工
程を用いてエッチングし，図１８に示すように電極配線
を形成する。図１９のワード線方向においてもタングス
テンは同様な工程で形成される。
【０００６】
【発明が解決しようとする課題】しかしながら，従来の
半導体装置では，メモリーセル内と周辺部に設けたコン
タクトとの間に角度の大きい傾斜があるためにタングス
テンをエッチバックしたとき，傾斜部に突発的にタング
ステンが残るため，残ったタングステンを介して上層配
線間がショートする確率が高かった。
半導体装置では，メモリーセル内と周辺部に設けたコン
タクトとの間に角度の大きい傾斜があるためにタングス
テンをエッチバックしたとき，傾斜部に突発的にタング
ステンが残るため，残ったタングステンを介して上層配
線間がショートする確率が高かった。
【０００７】そこで，本発明の技術的課題は，埋込み型
コンタクトを有するＤＲＡＭにおいて，コンタクト近傍
での埋め込み物質残りに起因した上層配線層のショート
を防止することができる半導体装置及びそれを用いたＤ
ＲＡＭを提供することにある。
コンタクトを有するＤＲＡＭにおいて，コンタクト近傍
での埋め込み物質残りに起因した上層配線層のショート
を防止することができる半導体装置及びそれを用いたＤ
ＲＡＭを提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば，半導体
基板の一主面上に設けたＭＯＳ型転送トランジスタと，
前記転送トランジスタのソース・ドレイン領域として設
けた第１拡散層領域と，前記第１拡散領域を覆い且つ第
１ホールを有する第１の絶縁膜と，前記第１ホールを介
して前記第１拡散層領域に接触した第１の導電膜と，前
記第１導電膜上の第２絶縁膜と，前記第２絶縁膜を介し
て前記第１導電膜と対向した第２導電膜と，前記第２導
電膜を覆い且つ前記第２導電膜の端部近傍に対応して複
数の第２ホールを持つ第３絶縁膜と，前記第３絶縁膜上
に前記複数の第２ホール上を通過するように互いに並ん
で設けられた複数本の第１配線層とを有する半導体装置
において，前記第１絶縁膜及び前記第２絶縁膜間に介在
するとともに，前記第１拡散層領域に接触せず且つ前記
第１配線層の下に形成された前記第１配線層よりも太い
導電膜が存在し，前記導電膜は，前記複数の第２ホール
の夫々に近接して，前記第１配線層の夫々に重なる前記
複数の第２ホールの位置に対応して凹凸又は直線をもっ
て形成された一側部を備えていることを特徴とする半導
体装置が得られる。
基板の一主面上に設けたＭＯＳ型転送トランジスタと，
前記転送トランジスタのソース・ドレイン領域として設
けた第１拡散層領域と，前記第１拡散領域を覆い且つ第
１ホールを有する第１の絶縁膜と，前記第１ホールを介
して前記第１拡散層領域に接触した第１の導電膜と，前
記第１導電膜上の第２絶縁膜と，前記第２絶縁膜を介し
て前記第１導電膜と対向した第２導電膜と，前記第２導
電膜を覆い且つ前記第２導電膜の端部近傍に対応して複
数の第２ホールを持つ第３絶縁膜と，前記第３絶縁膜上
に前記複数の第２ホール上を通過するように互いに並ん
で設けられた複数本の第１配線層とを有する半導体装置
において，前記第１絶縁膜及び前記第２絶縁膜間に介在
するとともに，前記第１拡散層領域に接触せず且つ前記
第１配線層の下に形成された前記第１配線層よりも太い
導電膜が存在し，前記導電膜は，前記複数の第２ホール
の夫々に近接して，前記第１配線層の夫々に重なる前記
複数の第２ホールの位置に対応して凹凸又は直線をもっ
て形成された一側部を備えていることを特徴とする半導
体装置が得られる。
【０００９】本発明によれば，前記半導体装置をメモリ
セルに用いたことを特徴とするダイナミック形ランダム
アクセスメモリが得られる。
セルに用いたことを特徴とするダイナミック形ランダム
アクセスメモリが得られる。
【００１０】
【作用】本発明の半導体装置は，ノード電極部のポリシ
リコン膜とセルプレート電極部のポリシリコン膜作成の
際に，ノード電極部のポリシリコン膜及びセルプレート
電極部のポリシリコン膜とこれらの周辺部に設けたコン
タクト部との間にノード電極部のポリシリコン膜及びセ
ルプレート電極部と同様のダミーパターンを形成し，ノ
ード電極部及びセルプレート電極部とコンタクト部との
間の傾斜角を緩和して，短絡を防止する。
リコン膜とセルプレート電極部のポリシリコン膜作成の
際に，ノード電極部のポリシリコン膜及びセルプレート
電極部のポリシリコン膜とこれらの周辺部に設けたコン
タクト部との間にノード電極部のポリシリコン膜及びセ
ルプレート電極部と同様のダミーパターンを形成し，ノ
ード電極部及びセルプレート電極部とコンタクト部との
間の傾斜角を緩和して，短絡を防止する。
【００１１】
【実施例】次に，本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１，図２及び図３は本発明の実施例に係
る半導体装置を示す図であり，図１，はデジット線方向
の断面図，図２はワード線に垂直方向の断面図，及び図
３はノード電極及びセルプレート電極と電極配線だけに
ついて示した平面図である。図１〜図３を参照して，半
導体装置は，半導体基板１１と，この半導体基板１１上
に設けられたフィールド酸化膜１２と，半導体基板１１
表面のフィールド酸化膜１２の間に設けられたＮ型拡散
層である不純物拡散領域１３とを備えている。この不純
物拡散領域１３間にワード線ゲート電極用のポリシリコ
ン膜１４が形成され，不純物拡散領域１３をソース・ド
レイン領域として，ＭＯＳ型トランジスタが構成されて
いる。フィールド酸化膜１２上には，ワード線用ポリシ
リコン膜１５が形成されている。ポリシリコン膜１４と
ポリシリコン膜１５とは，同一層で形成されている。第
１絶縁膜は，ＭＯＳ型トランジスタのポリシリコン膜１
４と，ワード線用ポリシリコン膜１５とを覆う層間絶縁
膜１６，１７を備えている。この層間絶縁膜１６，１７
の間にデジット線用ポリシリコン膜１８が形成されてい
る。この層間絶縁膜１６，１７には，不純物拡散領域１
３に連絡する第１ホール１９が設けられている。第１導
電膜は，第１ホール１９を充填し，第１ホール１９の開
口部を覆うように設けられたノード電極用ポリシリコン
膜２０からなる。また，半導体装置は，第２導電膜とし
て，ノード電極用ポリシリコン膜２０を第２絶縁膜とし
ての絶縁層２１を介して対向するとともに覆うセルプレ
ート電極用シリコン膜２２を有し，さらに，セルプレー
ト電極用シリコン膜２２上に形成された層間絶縁膜２３
からなる第３絶縁膜と，これら層間絶縁膜１６，１７，
及び２３を一つの不純物拡散領域１３まで貫通して設け
られたコンタクト形成用の第２ホール２４と，第２ホー
ル２４の壁面及び底面を覆うように形成された密着層２
５と，第２ホール２４内に密着層２５を介して埋設され
たタングステン２６´からなる埋め込みコンタクト２６
と，この埋め込みコンタクト２６とともに密着層２５を
覆うＡｌ，Ｓｉ，Ｃｕ膜２７とを備えている。以上ま
で，従来と同様の構成を有する。更に，本発明の実施例
は，層間絶縁膜１７上にダミーパターン用ポリシリコン
膜１を有する。このダミーパターン用ポリシリコン膜１
は，ノード電極用ポリシリコン膜２０と同様に，絶縁膜
２１と同様の絶縁膜２を介してセルプレート電極用シリ
コン膜２２に覆われている。
る半導体装置を示す図であり，図１，はデジット線方向
の断面図，図２はワード線に垂直方向の断面図，及び図
３はノード電極及びセルプレート電極と電極配線だけに
ついて示した平面図である。図１〜図３を参照して，半
導体装置は，半導体基板１１と，この半導体基板１１上
に設けられたフィールド酸化膜１２と，半導体基板１１
表面のフィールド酸化膜１２の間に設けられたＮ型拡散
層である不純物拡散領域１３とを備えている。この不純
物拡散領域１３間にワード線ゲート電極用のポリシリコ
ン膜１４が形成され，不純物拡散領域１３をソース・ド
レイン領域として，ＭＯＳ型トランジスタが構成されて
いる。フィールド酸化膜１２上には，ワード線用ポリシ
リコン膜１５が形成されている。ポリシリコン膜１４と
ポリシリコン膜１５とは，同一層で形成されている。第
１絶縁膜は，ＭＯＳ型トランジスタのポリシリコン膜１
４と，ワード線用ポリシリコン膜１５とを覆う層間絶縁
膜１６，１７を備えている。この層間絶縁膜１６，１７
の間にデジット線用ポリシリコン膜１８が形成されてい
る。この層間絶縁膜１６，１７には，不純物拡散領域１
３に連絡する第１ホール１９が設けられている。第１導
電膜は，第１ホール１９を充填し，第１ホール１９の開
口部を覆うように設けられたノード電極用ポリシリコン
膜２０からなる。また，半導体装置は，第２導電膜とし
て，ノード電極用ポリシリコン膜２０を第２絶縁膜とし
ての絶縁層２１を介して対向するとともに覆うセルプレ
ート電極用シリコン膜２２を有し，さらに，セルプレー
ト電極用シリコン膜２２上に形成された層間絶縁膜２３
からなる第３絶縁膜と，これら層間絶縁膜１６，１７，
及び２３を一つの不純物拡散領域１３まで貫通して設け
られたコンタクト形成用の第２ホール２４と，第２ホー
ル２４の壁面及び底面を覆うように形成された密着層２
５と，第２ホール２４内に密着層２５を介して埋設され
たタングステン２６´からなる埋め込みコンタクト２６
と，この埋め込みコンタクト２６とともに密着層２５を
覆うＡｌ，Ｓｉ，Ｃｕ膜２７とを備えている。以上ま
で，従来と同様の構成を有する。更に，本発明の実施例
は，層間絶縁膜１７上にダミーパターン用ポリシリコン
膜１を有する。このダミーパターン用ポリシリコン膜１
は，ノード電極用ポリシリコン膜２０と同様に，絶縁膜
２１と同様の絶縁膜２を介してセルプレート電極用シリ
コン膜２２に覆われている。
【００１３】次に，本発明の実施例に係る半導体装置の
製造方法について説明する。図１〜図１７を参照して説
明する。なお，図１，図４〜図１０は本発明を適用した
ＤＲＡＭのディジット線方向の断面図であり，図２，図
１１〜図１７はワード線方向の断面図である。図３は前
述した通り，ノード電極，セルプレート電極と電極配線
だけについて示した平面図である。まず，半導体基板１
１上にフィールド酸化膜１２，基板１１と逆導電型の不
純物拡散層領域１３，この間にポリシリコン膜１４，ワ
ード線用ポリシリコン膜１５，層間絶縁膜１６，ディジ
ット線用ポリシリコン膜１８，層間絶縁膜１７を形成す
る。次に，ＣＶＤ法により１００〜３００ｎｍの厚さの
ポリシリコン膜２０を堆積させ，リソグラフィー工程を
用いて図４，図１１に示すようにノード電極部，及びダ
ミーパターン部にレジスト２８を残す。図５，図１２，
図３に示すようにポリシリコンのエッチングを行いノー
ド電極とダミーパターン１を形成する。次に，ＣＶＤ法
により，例えば，Ｓｉ3 Ｎ4 からなる容量絶縁膜，及び
１５０〜２５０ｎｍの厚さのポリシリコン膜２３を堆積
させ図６，図１３，図３に示すようにリソグラフィー工
程を用いてレジスト２９をセルプレート電極，及びダミ
ーパターン部に残す。同様にしてレジスト２９をマスク
として図７，図１４，及び図３に示すようにポリシリコ
ンのエッチングを行いセルプレート電極２２を形成す
る。次に，ＣＶＤ法を用いて４００〜５００ｎｍの厚さ
のＢＰＳＧからなる層間絶縁膜２３を形成する。次に，
図８及び図１５に示すようにリソグラフィー工程を用い
てコンタクトを開口し，スパッタ法によりＴｉを約６０
ｎｍ，ＴｉＮを約１００ｎｍ堆積し密着層２５を形成す
る。堆積後，図９及び図１６に示すようにＣＶＤ法によ
り全面にタングステン２６´を堆積し，エッチングを行
い図１０，図１７に示すようにタングステン２６´をコ
ンタクトに埋め込んで，コンタクト部２６を形成する。
エッチバック後，スパッタによりＡｌＳｉＣｕ膜２７を
約４５０ｎｍ堆積し，リソグラフィー工程を用いてエッ
チングし，図１，図２，図３に示すように電極配線を形
成する。この際，セル端部の急激な段差がダミーパター
ン１によって緩和されているため，コンタクト部２６に
埋め込んだタングステンがセル端部の段差に沿って残る
ことがなくなり，ＡｌＳｉＣｕ膜２７のショートを防止
することができる。
製造方法について説明する。図１〜図１７を参照して説
明する。なお，図１，図４〜図１０は本発明を適用した
ＤＲＡＭのディジット線方向の断面図であり，図２，図
１１〜図１７はワード線方向の断面図である。図３は前
述した通り，ノード電極，セルプレート電極と電極配線
だけについて示した平面図である。まず，半導体基板１
１上にフィールド酸化膜１２，基板１１と逆導電型の不
純物拡散層領域１３，この間にポリシリコン膜１４，ワ
ード線用ポリシリコン膜１５，層間絶縁膜１６，ディジ
ット線用ポリシリコン膜１８，層間絶縁膜１７を形成す
る。次に，ＣＶＤ法により１００〜３００ｎｍの厚さの
ポリシリコン膜２０を堆積させ，リソグラフィー工程を
用いて図４，図１１に示すようにノード電極部，及びダ
ミーパターン部にレジスト２８を残す。図５，図１２，
図３に示すようにポリシリコンのエッチングを行いノー
ド電極とダミーパターン１を形成する。次に，ＣＶＤ法
により，例えば，Ｓｉ3 Ｎ4 からなる容量絶縁膜，及び
１５０〜２５０ｎｍの厚さのポリシリコン膜２３を堆積
させ図６，図１３，図３に示すようにリソグラフィー工
程を用いてレジスト２９をセルプレート電極，及びダミ
ーパターン部に残す。同様にしてレジスト２９をマスク
として図７，図１４，及び図３に示すようにポリシリコ
ンのエッチングを行いセルプレート電極２２を形成す
る。次に，ＣＶＤ法を用いて４００〜５００ｎｍの厚さ
のＢＰＳＧからなる層間絶縁膜２３を形成する。次に，
図８及び図１５に示すようにリソグラフィー工程を用い
てコンタクトを開口し，スパッタ法によりＴｉを約６０
ｎｍ，ＴｉＮを約１００ｎｍ堆積し密着層２５を形成す
る。堆積後，図９及び図１６に示すようにＣＶＤ法によ
り全面にタングステン２６´を堆積し，エッチングを行
い図１０，図１７に示すようにタングステン２６´をコ
ンタクトに埋め込んで，コンタクト部２６を形成する。
エッチバック後，スパッタによりＡｌＳｉＣｕ膜２７を
約４５０ｎｍ堆積し，リソグラフィー工程を用いてエッ
チングし，図１，図２，図３に示すように電極配線を形
成する。この際，セル端部の急激な段差がダミーパター
ン１によって緩和されているため，コンタクト部２６に
埋め込んだタングステンがセル端部の段差に沿って残る
ことがなくなり，ＡｌＳｉＣｕ膜２７のショートを防止
することができる。
【００１４】なお，本発明の実施例ではコンタクト部２
６にタングステン２６´を埋め込む場合を説明したが，
コンタクト部２６に埋め込む材質はタングステンに限定
されるものではない。
６にタングステン２６´を埋め込む場合を説明したが，
コンタクト部２６に埋め込む材質はタングステンに限定
されるものではない。
【００１５】
【発明の効果】以上説明したように，本発明は，傾斜部
にノード電極及びセルプレート電極でダミーパターンを
形成することにより，傾斜部の傾きが緩和され，上層配
線ショートの原因となるタングステン残りを防止するこ
とができる半導体装置とそれを用いたダイナミック形ラ
ンダムアクセスメモリとを提供することができる。
にノード電極及びセルプレート電極でダミーパターンを
形成することにより，傾斜部の傾きが緩和され，上層配
線ショートの原因となるタングステン残りを防止するこ
とができる半導体装置とそれを用いたダイナミック形ラ
ンダムアクセスメモリとを提供することができる。
【図１】本発明の実施例に係る半導体装置のデジット線
に垂直な方向の断面図である。
に垂直な方向の断面図である。
【図２】本発明の実施例に係る半導体装置のワード線に
垂直な方向の断面図である。
垂直な方向の断面図である。
【図３】本発明の実施例に係る半導体装置のリード電極
とセルプレート電極の電極配線のみ示した平面図であ
る。
とセルプレート電極の電極配線のみ示した平面図であ
る。
【図４】本発明の実施例に係る半導体装置の製造工程を
示すデジット線に垂直な方向の断面図である。
示すデジット線に垂直な方向の断面図である。
【図５】本発明の実施例に係る半導体装置の製造工程を
示すデジット線に垂直な方向の断面図である。
示すデジット線に垂直な方向の断面図である。
【図６】本発明の実施例に係る半導体装置の製造工程を
示すデジット線に垂直な方向の断面図である。
示すデジット線に垂直な方向の断面図である。
【図７】本発明の実施例に係る半導体装置の製造工程を
示すデジット線に垂直な方向の断面図である。
示すデジット線に垂直な方向の断面図である。
【図８】本発明の実施例に係る半導体装置の製造工程を
示すデジット線に垂直な方向の断面図である。
示すデジット線に垂直な方向の断面図である。
【図９】本発明の実施例に係る半導体装置の製造工程を
示すデジット線に垂直な方向の断面図である。
示すデジット線に垂直な方向の断面図である。
【図１０】本発明の実施例に係る半導体装置の製造工程
を示すデジット線に垂直な方向の断面図である。
を示すデジット線に垂直な方向の断面図である。
【図１１】本発明の実施例に係る半導体装置の製造工程
を示すワード線に垂直な方向の断面図である。
を示すワード線に垂直な方向の断面図である。
【図１２】本発明の実施例に係る半導体装置の製造工程
を示すワード線に垂直な方向の断面図である。
を示すワード線に垂直な方向の断面図である。
【図１３】本発明の実施例に係る半導体装置の製造工程
を示すワード線に垂直な方向の断面図である。
を示すワード線に垂直な方向の断面図である。
【図１４】本発明の実施例に係る半導体装置の製造工程
を示すワード線に垂直な方向の断面図である。
を示すワード線に垂直な方向の断面図である。
【図１５】本発明の実施例に係る半導体装置の製造工程
を示すワード線に垂直な方向の断面図である。
を示すワード線に垂直な方向の断面図である。
【図１６】本発明の実施例に係る半導体装置の製造工程
を示すワード線に垂直な方向の断面図である。
を示すワード線に垂直な方向の断面図である。
【図１７】本発明の実施例に係る半導体装置の製造工程
を示すワード線に垂直な方向の断面図である。
を示すワード線に垂直な方向の断面図である。
【図１８】従来例に係る半導体装置を示すデジット線に
垂直な方向の断面図である。
垂直な方向の断面図である。
【図１９】従来例に係る半導体装置を示すワード線に垂
直な方向の断面図である。
直な方向の断面図である。
【図２０】従来例に係る半導体装置のノード電極とセル
プレート電極の電極配線のみ示した平面図である。
プレート電極の電極配線のみ示した平面図である。
【図２１】従来例に係る半導体装置の製造工程を示すデ
ジット線に垂直な方向の断面図である。
ジット線に垂直な方向の断面図である。
【図２２】従来例に係る半導体装置の製造工程を示すデ
ジット線に垂直な方向の断面図である。
ジット線に垂直な方向の断面図である。
【図２３】従来例に係る半導体装置の製造工程を示すデ
ジット線に垂直な方向の断面図である。
ジット線に垂直な方向の断面図である。
１ ダミーパターン用ポリシリコン膜 ２ 絶縁膜 １１ 半導体基板 １２ フィールド酸化膜 １３ 不純物拡散層領域 １４ ワード線ゲート電極用ポリシリコン膜 １５ ワード線用ポリシリコン膜 １６，１７ 層間絶縁膜 １８ デジット線用ポリシリコン膜 ２９ レジスト膜 ２２ セルプレート電極用ポリシリコン膜 ２３ 層間絶縁膜 ２５ 密着層 ２６ コンタクト部 ２６´ タングステン ２７ ＡｌＳｉＣｕ膜 ２８，２９ レジスト膜
Claims (2)
- 【請求項１】 半導体基板の一主面上に設けたＭＯＳ型
転送トランジスタと， 前記転送トランジスタのソース・ドレイン領域として設
けた第１拡散層領域と，前記 第１拡散領域を覆い且つ第１ホールを有する第１の
絶縁膜と， 前記第１ホールを介して前記第１拡散層領域に接触した
第１の導電膜と， 前記第１導電膜上の第２絶縁膜と， 前記第２絶縁膜を介して前記第１導電膜と対向した第２
導電膜と， 前記第２導電膜を覆い且つ前記第２導電膜の端部近傍に
対応して複数の第２ホールを持つ第３絶縁膜と， 前記第３絶縁膜上に前記複数の第２ホール上を通過する
ように互いに並んで設けられた複数本の第１配線層とを
有する半導体装置において， 前記第１絶縁膜及び前記第２絶縁膜間に介在するととも
に，前記第１拡散層領域に接触せず且つ前記第１配線層
の下に形成された前記第１配線層よりも太い導電膜が存
在し， 前記導電膜は，前記複数の第２ホールの夫々に近接し
て，前記第１配線層の夫々に重なる前記複数の第２ホー
ルの位置に対応して凹凸又は直線をもって形成された一
側部を備えている ことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置をメモリセル
に用いたことを特徴とするダイナミック形ランダムアク
セスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301622A JP2725577B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体装置及びダイナミック形ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301622A JP2725577B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体装置及びダイナミック形ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153849A JPH07153849A (ja) | 1995-06-16 |
| JP2725577B2 true JP2725577B2 (ja) | 1998-03-11 |
Family
ID=17899166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5301622A Expired - Fee Related JP2725577B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体装置及びダイナミック形ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725577B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4363679B2 (ja) * | 1997-06-27 | 2009-11-11 | 聯華電子股▲ふん▼有限公司 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344965A (ja) * | 1989-07-12 | 1991-02-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JPH0382077A (ja) * | 1989-08-24 | 1991-04-08 | Nec Corp | 半導体メモリ装置 |
-
1993
- 1993-12-01 JP JP5301622A patent/JP2725577B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07153849A (ja) | 1995-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4970564A (en) | Semiconductor memory device having stacked capacitor cells | |
| JP2504606B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6020229A (en) | Semiconductor device method for manufacturing | |
| JPH04342164A (ja) | 半導体集積回路装置の形成方法 | |
| US20010003665A1 (en) | Method for fabricating semiconductor device | |
| JPH0766297A (ja) | 半導体記憶装置 | |
| JP2591446B2 (ja) | 半導体装置およびその製造方法 | |
| US5501999A (en) | Process for formation of capacitor for DRAM cell | |
| JPS63281457A (ja) | 半導体メモリ | |
| JP2725577B2 (ja) | 半導体装置及びダイナミック形ランダムアクセスメモリ | |
| US6501178B1 (en) | Semiconductor device | |
| JP3202501B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2910839B2 (ja) | 半導体装置とその製造方法 | |
| JP2809131B2 (ja) | 半導体装置の製造方法 | |
| JP2550590B2 (ja) | 半導体装置の製造方法 | |
| US5065215A (en) | Semiconductor memory cell and method of manufacturing the same | |
| JP3679527B2 (ja) | 半導体装置およびその製造方法 | |
| JPH1093038A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3285750B2 (ja) | 半導体装置及びその製造方法 | |
| JP2747025B2 (ja) | 半導体装置の製造方法 | |
| JPH08236721A (ja) | 半導体装置及びその製造方法 | |
| JPH067576B2 (ja) | 多層配線構造を有する半導体装置の製造方法 | |
| US20220045070A1 (en) | Semiconductor structure manufacturing method | |
| JP2753092B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0666438B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971104 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |