JP2747025B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2747025B2 JP2747025B2 JP1155808A JP15580889A JP2747025B2 JP 2747025 B2 JP2747025 B2 JP 2747025B2 JP 1155808 A JP1155808 A JP 1155808A JP 15580889 A JP15580889 A JP 15580889A JP 2747025 B2 JP2747025 B2 JP 2747025B2
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- contact hole
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置に係り特に積層型キャパシ
タ・セル構造のダイナミック型RAM（DRAM）の製造方法
に関する。
タ・セル構造のダイナミック型RAM（DRAM）の製造方法
に関する。
（従来の技術） DRAMは高集積化の一途を辿り、それに伴ってキャパシ
タ面積が減少して、メモリ内容の誤読出しや放射線によ
るデータ破壊等が大きい問題になっている。この様な問
題を解決するため、キャパシタに様々な構造を持たせる
提案がなされている。その一つが積層型キャパシタ・セ
ル構造である。これは、素子分離された半導体基板上に
先ずMOSトランジスタを形成し、その上を絶縁膜で覆っ
てこれにコンタクト孔を開け、MOSトランジスタのソー
スまたはドレイン拡散層にコンタクトする下部キャパシ
タ電極を形成し、更にキャパシタ絶縁膜を介して上部キ
ャパシタ電極を形成して、メモリセルを構成する。
タ面積が減少して、メモリ内容の誤読出しや放射線によ
るデータ破壊等が大きい問題になっている。この様な問
題を解決するため、キャパシタに様々な構造を持たせる
提案がなされている。その一つが積層型キャパシタ・セ
ル構造である。これは、素子分離された半導体基板上に
先ずMOSトランジスタを形成し、その上を絶縁膜で覆っ
てこれにコンタクト孔を開け、MOSトランジスタのソー
スまたはドレイン拡散層にコンタクトする下部キャパシ
タ電極を形成し、更にキャパシタ絶縁膜を介して上部キ
ャパシタ電極を形成して、メモリセルを構成する。
このような積層型キャパシタ・セル構造では、平面的
にはメモリセルの占有面積を増大することなく、下部キ
ャパシタ電極の表面積を大きくしてキャパシタの実質的
な面積を保証することができる。
にはメモリセルの占有面積を増大することなく、下部キ
ャパシタ電極の表面積を大きくしてキャパシタの実質的
な面積を保証することができる。
ただし、積層型キャパシタ・セル構造では、その製造
方法からわかるように従来の平面型キャパシタ・セルに
対して下部キャパシタ電極を一層多く堆積する事になる
ので、セル形成後の全堆積膜を膜厚がセル部で0.5μｍ
程度厚く形成される。そのため信号線（ビット線）とセ
ル部拡散層との電気的導通を得るためのコンタクト孔を
開けた場合コンタクト孔は深くなり、コンタクト抵抗の
増大やコンタクト歩留りの低下等があった。一般にコン
タクト孔を導体膜で選択的に埋め込む方法は公知である
が歩留り良く、かつ、コンタクト特性を低下することな
く選択的に導体膜を埋め込む事は非常に困難である。そ
こで、以下に示すような製造方法が試みられている。
方法からわかるように従来の平面型キャパシタ・セルに
対して下部キャパシタ電極を一層多く堆積する事になる
ので、セル形成後の全堆積膜を膜厚がセル部で0.5μｍ
程度厚く形成される。そのため信号線（ビット線）とセ
ル部拡散層との電気的導通を得るためのコンタクト孔を
開けた場合コンタクト孔は深くなり、コンタクト抵抗の
増大やコンタクト歩留りの低下等があった。一般にコン
タクト孔を導体膜で選択的に埋め込む方法は公知である
が歩留り良く、かつ、コンタクト特性を低下することな
く選択的に導体膜を埋め込む事は非常に困難である。そ
こで、以下に示すような製造方法が試みられている。
即ち、第２図（ａ）に示すように例えばＰ型シリコン
基板101上にフィールド酸化膜102を選択的に形成し、次
に、ゲート酸化膜103、ゲート電極104、ソース・ドレイ
ン拡散層105,106を形成してMOSトランジスタをまず形成
し、その上に層間の絶縁膜107を形成する。
基板101上にフィールド酸化膜102を選択的に形成し、次
に、ゲート酸化膜103、ゲート電極104、ソース・ドレイ
ン拡散層105,106を形成してMOSトランジスタをまず形成
し、その上に層間の絶縁膜107を形成する。
次に（ｂ）図に示すように、下部電極の拡散層へのコ
ンタクト部108と、ビット配線の拡散層へのコンタクト
部109とを同時にエッチング形成して、その後polySi膜
を堆積し、加工する事により下部電極110と、導体膜111
を形成する。
ンタクト部108と、ビット配線の拡散層へのコンタクト
部109とを同時にエッチング形成して、その後polySi膜
を堆積し、加工する事により下部電極110と、導体膜111
を形成する。
次に（ｃ）図に示すように、キャパシタ絶縁膜112、
上部キャパシタ電極113を順次形成し、キャパシタをつ
くる。次に、層間絶縁膜114を形成後、再度ビット線の
拡散層へのコンタクト部109上の該層間絶縁膜をエッチ
ング除去して、コンタクト孔を開け導体膜の少なくとも
一部を露出させる。次にビット線配線116を形成する。
同図に示すようにビット線配線は導体膜111を介して拡
散層と電気的に導通している。このような方法によれ
ば、ビット線と拡散層とのコンタクトは導体膜を介して
接続する事になるので、コンタクト孔は先に述べた方法
に比べて浅くする事ができる。
上部キャパシタ電極113を順次形成し、キャパシタをつ
くる。次に、層間絶縁膜114を形成後、再度ビット線の
拡散層へのコンタクト部109上の該層間絶縁膜をエッチ
ング除去して、コンタクト孔を開け導体膜の少なくとも
一部を露出させる。次にビット線配線116を形成する。
同図に示すようにビット線配線は導体膜111を介して拡
散層と電気的に導通している。このような方法によれ
ば、ビット線と拡散層とのコンタクトは導体膜を介して
接続する事になるので、コンタクト孔は先に述べた方法
に比べて浅くする事ができる。
（発明が解決しようとする課題） しかしながら上述のセル製造技術では、第２図（ｂ）
に示すように、下部電極110と導体膜111を同時に加工す
るため、スペース117を必要となる。このスペース117
は、2polyゲート104の縮小を防げ、また下部電極110の
横方向への広がりを抑えて下部電極の表面積、即ちセル
容量の増大化を妨げる事になる。
に示すように、下部電極110と導体膜111を同時に加工す
るため、スペース117を必要となる。このスペース117
は、2polyゲート104の縮小を防げ、また下部電極110の
横方向への広がりを抑えて下部電極の表面積、即ちセル
容量の増大化を妨げる事になる。
したがって、このスペース117は、今後のセルの縮小
化を妨げる大きな要因となっている。本発明の目的はか
かる従来技術の問題点に鑑みなされたもので、ビット線
と拡散層とのコンタクト特性と歩留りを改善するととも
にセルの縮小化をも可能とする、半導体装置の製造方法
を提供する事にある。
化を妨げる大きな要因となっている。本発明の目的はか
かる従来技術の問題点に鑑みなされたもので、ビット線
と拡散層とのコンタクト特性と歩留りを改善するととも
にセルの縮小化をも可能とする、半導体装置の製造方法
を提供する事にある。
（課題を解決するための手段） 本発明においては、下部電極の拡散層とのコンタクト
孔を開ける時同時に、ビット線へのコンタクト孔も開孔
し、全面にpolySi膜を堆積する。その後、下部電極形成
領域のみに、通常の写真食刻技術を用いてマスクを形成
し、このマスクを用いて、反応性イオンエッチング技術
を用いてpolySi膜をエッチングする。この時、反応性イ
オンエッチング時のウェハー温度を下げると、ビット線
側のコンタクト孔上に堆積したpolySi表面は凹部を持つ
が該凹部の側面では、エッチング時に生成する分解物の
デポジッションが起こりエッチングが進行しない。
孔を開ける時同時に、ビット線へのコンタクト孔も開孔
し、全面にpolySi膜を堆積する。その後、下部電極形成
領域のみに、通常の写真食刻技術を用いてマスクを形成
し、このマスクを用いて、反応性イオンエッチング技術
を用いてpolySi膜をエッチングする。この時、反応性イ
オンエッチング時のウェハー温度を下げると、ビット線
側のコンタクト孔上に堆積したpolySi表面は凹部を持つ
が該凹部の側面では、エッチング時に生成する分解物の
デポジッションが起こりエッチングが進行しない。
上記条件で該polySi膜をエッチングすると、下部電極
の形成と同時に、ビット線側コンタクト孔はpolySsiが
残置される事になる。その後は通常の製造方法に従い、
キャパシタを形成後層間膜を堆積してビット線配線を形
成する。
の形成と同時に、ビット線側コンタクト孔はpolySsiが
残置される事になる。その後は通常の製造方法に従い、
キャパシタを形成後層間膜を堆積してビット線配線を形
成する。
（作 用） 本発明の方法によればビット線側のコンタクト孔には
特に写真食刻技術を用いてマスクをつくって、polySi膜
を埋め込むのではなく、エッチング条件を選ぶ事により
選択的に該コンタクト孔にpolySiを残置する。
特に写真食刻技術を用いてマスクをつくって、polySi膜
を埋め込むのではなく、エッチング条件を選ぶ事により
選択的に該コンタクト孔にpolySiを残置する。
そのため従来技術のように下部電極との間にマスク形
成のためのスペースをとる必要がなく、セルの縮小化が
可能になる。さらに、ビット線側のコンタクト孔にはpo
lySiが残置されるため、その後ビット線形成前に開ける
コンタクト孔は浅くなる。そのため、コンタクト特性が
良好になりかつ歩留りの向上も図れる。
成のためのスペースをとる必要がなく、セルの縮小化が
可能になる。さらに、ビット線側のコンタクト孔にはpo
lySiが残置されるため、その後ビット線形成前に開ける
コンタクト孔は浅くなる。そのため、コンタクト特性が
良好になりかつ歩留りの向上も図れる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。第
１図（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は本発明
の一実施例を説明する製造工程断面図である。
１図（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は本発明
の一実施例を説明する製造工程断面図である。
まず（ａ）図に示すように、例えばＰ型シリコン基板
１を用意し、フィールド酸化膜２を形成後、ゲート酸化
膜３、ゲート電極４を形成する。そしてソース・ドレイ
ン拡散層5,6を順次形成して、MOSトランジスタをつく
る。その上にCVD−SiO2膜からなる層間の絶縁膜７を形
成する。
１を用意し、フィールド酸化膜２を形成後、ゲート酸化
膜３、ゲート電極４を形成する。そしてソース・ドレイ
ン拡散層5,6を順次形成して、MOSトランジスタをつく
る。その上にCVD−SiO2膜からなる層間の絶縁膜７を形
成する。
次に（ｂ）図に示すように、下部電極の拡散層へのコ
ンタクト部８とビット配線の拡散層へのコンタクト部９
とを、同時にエッチング形成して、その後全面にpolySi
層10をCVD法で堆積する。
ンタクト部８とビット配線の拡散層へのコンタクト部９
とを、同時にエッチング形成して、その後全面にpolySi
層10をCVD法で堆積する。
次に下部電極形成領域をフォトレジスト膜11で覆う。
次に（ｃ）図に示すように、冷却下で反応性イオンエ
ッチングを行い、polySi層10の段差側面にエッチング時
に生成する分解物のデポジッションを起こしてコンタク
ト部９のpolySi層10のエッチングを防止しながらフォト
レジスト膜11をマスクにしてpolySi層10を加工する。こ
れにより、下部電極12の形成とビット線側コンタクトへ
のpolySiの埋め込み13を行う。
ッチングを行い、polySi層10の段差側面にエッチング時
に生成する分解物のデポジッションを起こしてコンタク
ト部９のpolySi層10のエッチングを防止しながらフォト
レジスト膜11をマスクにしてpolySi層10を加工する。こ
れにより、下部電極12の形成とビット線側コンタクトへ
のpolySiの埋め込み13を行う。
例えばエッチングガスとしてCCl4:O2:He＝5:1:15,圧
力10-2Torr〜10-1Torr,rfパワー2.7watt/cm2,基板温度
を従来の120℃から基板の冷却により80℃に下げ、反応
性イオンエッチングを行うと、急峻な段差が生ずるコン
タクト部上のpolySi層にポリマー（有機膜）が堆積し、
図示の埋込みが達成できる。また、polySi/SiO2のエッ
チング選択比も優れている。
力10-2Torr〜10-1Torr,rfパワー2.7watt/cm2,基板温度
を従来の120℃から基板の冷却により80℃に下げ、反応
性イオンエッチングを行うと、急峻な段差が生ずるコン
タクト部上のpolySi層にポリマー（有機膜）が堆積し、
図示の埋込みが達成できる。また、polySi/SiO2のエッ
チング選択比も優れている。
次に（ｄ）図に示すように、キャパシタ絶縁膜（例え
ばSiO2膜）14、上部電極（polySi膜）15を順次形成しキ
ャパシタをつくる。次に層間絶縁膜16を形成し、（ｅ）
図に示すようにビット線の拡散層へのコンタクト部９上
の上記層間絶縁膜をエッチング除去してコンタクト孔17
を開け、埋め込んだpolySi13の少なくと、一部を露出さ
せ、ビット線配線18を形成する。
ばSiO2膜）14、上部電極（polySi膜）15を順次形成しキ
ャパシタをつくる。次に層間絶縁膜16を形成し、（ｅ）
図に示すようにビット線の拡散層へのコンタクト部９上
の上記層間絶縁膜をエッチング除去してコンタクト孔17
を開け、埋め込んだpolySi13の少なくと、一部を露出さ
せ、ビット線配線18を形成する。
本発明の方法によれば、ビット線はあらかじめコンタ
クト部に埋め込んだ導体膜、例えばpoylSiを介して拡散
層と電気的に導通している。そのため、ビット線のコン
タクト孔は浅くなり、コンタクト抵抗の増大や歩留り低
下を防止する事ができ、コンタクトの信頼性を著しく向
上する。
クト部に埋め込んだ導体膜、例えばpoylSiを介して拡散
層と電気的に導通している。そのため、ビット線のコン
タクト孔は浅くなり、コンタクト抵抗の増大や歩留り低
下を防止する事ができ、コンタクトの信頼性を著しく向
上する。
また、上記コンタクト孔へのpoylSi埋め込みにはレジ
ストマスクを用いないため、下部電極形成のためのレジ
ストマスクとの間にマスク間のスペースをとる必要なく
なる。そのため下部電極形成のためのレジストマスクは
十分に大きく形成する事ができ、セルの容量の増大が図
れる。
ストマスクを用いないため、下部電極形成のためのレジ
ストマスクとの間にマスク間のスペースをとる必要なく
なる。そのため下部電極形成のためのレジストマスクは
十分に大きく形成する事ができ、セルの容量の増大が図
れる。
またマスク間スペースが不要になる事によりセル面積
の縮小化も実現でき高密度DRAMの製作が実現できる。
の縮小化も実現でき高密度DRAMの製作が実現できる。
第１図は本発明の一実施例を説明するための製造工程断
面図、第２図は従来のスタックト型キャパシタ・セルの
製造方法を説明するための製造工程断面図である。図に
おいて、 1,101……Ｐ型シリコン基板 2,102……フィールド酸化膜 3,103……ゲート酸化膜 4,104……ゲート電極 5,6,105,106……拡散層 7,16,107,114……層間酸化膜 8,9,17,108,109,115……コンタクト部分 10,12,13,110,111……polySi膜 11……レジストマスク 14,112……キャパシタ絶縁膜 15,113……上部電極 18,116……ビット線配線。
面図、第２図は従来のスタックト型キャパシタ・セルの
製造方法を説明するための製造工程断面図である。図に
おいて、 1,101……Ｐ型シリコン基板 2,102……フィールド酸化膜 3,103……ゲート酸化膜 4,104……ゲート電極 5,6,105,106……拡散層 7,16,107,114……層間酸化膜 8,9,17,108,109,115……コンタクト部分 10,12,13,110,111……polySi膜 11……レジストマスク 14,112……キャパシタ絶縁膜 15,113……上部電極 18,116……ビット線配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 雅男 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (56)参考文献 特開 昭61−176148（ＪＰ，Ａ) 特開 昭63−281457（ＪＰ，Ａ) 特開 昭64−36063（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板表面にMOSトランジスタを形成
する工程と、この基板上に絶縁膜を形成し、前記MOSト
ランジスタのソース，ドレインに達するコンタクトホー
ルを形成する工程と、全面に電極膜を堆積し、下部キャ
パシタ電極となる領域の前記電極膜上にマスク層を形成
する工程と、前記マスク層を形成しなかった側のコンタ
クトホール領域の前記電極膜段差部に有機膜を堆積しな
がら前記電極膜を反応性イオンエッチングすることによ
り前記電極膜をパターニングしながら該膜をコンタクト
ホールに埋込む工程と、下部キャパシタ電極上にキャパ
シタ絶縁膜を介して上部キャパシタ電極を形成する工程
と、この上に絶縁層を形成し、これに前記埋込んだ電極
膜に達するコンタクトホールを形成しビット線を配設す
る工程とを備えた事を特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155808A JP2747025B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155808A JP2747025B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322474A JPH0322474A (ja) | 1991-01-30 |
| JP2747025B2 true JP2747025B2 (ja) | 1998-05-06 |
Family
ID=15613910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155808A Expired - Fee Related JP2747025B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747025B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2701535B2 (ja) * | 1990-11-28 | 1998-01-21 | 日本電気株式会社 | 半導体記憶装置 |
| KR100449280B1 (ko) * | 2002-05-17 | 2004-09-22 | 차진명 | 우산의 빗물제거장치 |
| JP5530190B2 (ja) * | 2010-01-14 | 2014-06-25 | 富士セイラ株式会社 | 鉄・ニッケル・クロム合金めっき液及びめっき方法 |
-
1989
- 1989-06-20 JP JP1155808A patent/JP2747025B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322474A (ja) | 1991-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |