JP2701535B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2701535B2 JP2701535B2 JP2327922A JP32792290A JP2701535B2 JP 2701535 B2 JP2701535 B2 JP 2701535B2 JP 2327922 A JP2327922 A JP 2327922A JP 32792290 A JP32792290 A JP 32792290A JP 2701535 B2 JP2701535 B2 JP 2701535B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- insulating film
- lower electrode
- bit line
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にダイナミックRA
M（Random Access Memery）の高密度・高集積化に関す
るものである。
M（Random Access Memery）の高密度・高集積化に関す
るものである。
従来、ダイナミックRAMのメモリセルの構造として例
えばスタックトキャパシタ型セルを用いたものが知られ
ており、その構造は第６図（ａ），（ｂ）のようなもの
であった。すなわち第６図（ａ）で示すように、ゲート
電極４を有する絶縁ゲート型電界効果トランジスタの拡
散層５に接続される、容量下部電極７とビット線11を構
成する材料は別層で形成されているという構造、すなわ
ち容量下部電極７はゲート電極４とシリコン酸化膜６を
介して形成され、ビット線11はゲート電極４とはシリコ
ン酸化膜６及びシリコン酸化膜10を介して、容量上部電
極９とはシリコン酸化膜10を介して形成されているかま
たは、第６図（ｂ）で示すように、容量下部電極７とビ
ット線11が同層で形成されているという構造であった。
えばスタックトキャパシタ型セルを用いたものが知られ
ており、その構造は第６図（ａ），（ｂ）のようなもの
であった。すなわち第６図（ａ）で示すように、ゲート
電極４を有する絶縁ゲート型電界効果トランジスタの拡
散層５に接続される、容量下部電極７とビット線11を構
成する材料は別層で形成されているという構造、すなわ
ち容量下部電極７はゲート電極４とシリコン酸化膜６を
介して形成され、ビット線11はゲート電極４とはシリコ
ン酸化膜６及びシリコン酸化膜10を介して、容量上部電
極９とはシリコン酸化膜10を介して形成されているかま
たは、第６図（ｂ）で示すように、容量下部電極７とビ
ット線11が同層で形成されているという構造であった。
しかしながら、この従来の第６図（ａ）の構造は、容
量下部電極７とビット線11を構成する材料は別層で形成
されているため、ビット線11は拡散層５と電気的に接続
するためにはシリコン酸化膜６およびシリコン酸化膜10
にコンタクトを開孔しなければならなかった。そのため
ビット線11は深いコンタクトの形成されている所で接続
されることになり断線等の不具合が生じていた。
量下部電極７とビット線11を構成する材料は別層で形成
されているため、ビット線11は拡散層５と電気的に接続
するためにはシリコン酸化膜６およびシリコン酸化膜10
にコンタクトを開孔しなければならなかった。そのため
ビット線11は深いコンタクトの形成されている所で接続
されることになり断線等の不具合が生じていた。
また第６図（ｂ）のように全く同層で容量下部電極７
とビット線11を形成した場合、上記コンタクト部の問題
は解決されるものの、容量下部電極とビット線を重ねる
ことができないため、メモリセルサイズを小さくできな
いという欠点があった。
とビット線11を形成した場合、上記コンタクト部の問題
は解決されるものの、容量下部電極とビット線を重ねる
ことができないため、メモリセルサイズを小さくできな
いという欠点があった。
本発明は情報蓄積部となる容量と絶縁ゲート型電界効
果トランジスタからなる半導体記憶装置において、絶縁
ゲート型電界効果トランジスタの拡散層の一方に電気的
に接続されている情報蓄積部となる容量下部電極表面を
構成する材料が、絶縁ゲート型電界効果トランジスタの
もう一方の拡散層と電気的に接続されるビット線を構成
する材料の一部分として形成されているか、あるいは、
ビット線を構成する材料が容量下部電極の一部を形成す
るという構造を有している。
果トランジスタからなる半導体記憶装置において、絶縁
ゲート型電界効果トランジスタの拡散層の一方に電気的
に接続されている情報蓄積部となる容量下部電極表面を
構成する材料が、絶縁ゲート型電界効果トランジスタの
もう一方の拡散層と電気的に接続されるビット線を構成
する材料の一部分として形成されているか、あるいは、
ビット線を構成する材料が容量下部電極の一部を形成す
るという構造を有している。
第１図は本発明の第１の実施例を示す構造断面図であ
り、第２図（ａ）〜（ｅ）は第１図の構造を形成するに
いたるプロセスフローを示しており以下に詳細に説明す
る。
り、第２図（ａ）〜（ｅ）は第１図の構造を形成するに
いたるプロセスフローを示しており以下に詳細に説明す
る。
第２図（ａ）で示すようにＰ型シリコン基板１上に通
常のLOCOS法によりフィールド酸化膜２およびゲート酸
化膜３をそれぞれ5000Å,200Å形成し、しかる後ゲート
電極４を多結晶シリコンを3000Å積層し、パターニング
することにより形成し、しかる後ゲート電極４に対して
自己整合的に基板と逆導電型の不純物として、例えばヒ
素50keV 1.0×1015cm-2をイオン注入することにより拡
散層５を形成する。第２図（ｂ）に示すようにCVD法に
よりシリコン酸化膜６を2000Å積層した後、容量下部電
極７およびビット線11と拡散層５とを接続する部分のシ
リコン酸化膜６をエッチング除去する。しかる後第２図
（ｃ）に示すように、容量下部電極７をリンドープされ
た多結晶シリコンを1000Å積層し、パターニングするこ
とにより形成する。
常のLOCOS法によりフィールド酸化膜２およびゲート酸
化膜３をそれぞれ5000Å,200Å形成し、しかる後ゲート
電極４を多結晶シリコンを3000Å積層し、パターニング
することにより形成し、しかる後ゲート電極４に対して
自己整合的に基板と逆導電型の不純物として、例えばヒ
素50keV 1.0×1015cm-2をイオン注入することにより拡
散層５を形成する。第２図（ｂ）に示すようにCVD法に
よりシリコン酸化膜６を2000Å積層した後、容量下部電
極７およびビット線11と拡散層５とを接続する部分のシ
リコン酸化膜６をエッチング除去する。しかる後第２図
（ｃ）に示すように、容量下部電極７をリンドープされ
た多結晶シリコンを1000Å積層し、パターニングするこ
とにより形成する。
この際ビット線11と拡散層５を接続する部分にも前記
多結晶シリコン層を同時にパターニングして残してお
く。しかる後、第２図（ｄ）に示すように、容量絶縁膜
８を多結晶シリコン表面を100Å酸化することにより形
成し、しかる後容量上部電極９を多結晶シリコンを3000
Å形成する。しかる後第２図（ｅ）に示すようにCVD法
によりシリコン酸化膜10を2000Å積層した後、ビット線
11と拡散層５を接続する部分のシリコン酸化膜10および
容量絶縁膜８をエッチング除去した後、ビット線11をタ
ングステンシリサイドを2000Å積層し、パターニングす
ることにより第１図の構造を得る。
多結晶シリコン層を同時にパターニングして残してお
く。しかる後、第２図（ｄ）に示すように、容量絶縁膜
８を多結晶シリコン表面を100Å酸化することにより形
成し、しかる後容量上部電極９を多結晶シリコンを3000
Å形成する。しかる後第２図（ｅ）に示すようにCVD法
によりシリコン酸化膜10を2000Å積層した後、ビット線
11と拡散層５を接続する部分のシリコン酸化膜10および
容量絶縁膜８をエッチング除去した後、ビット線11をタ
ングステンシリサイドを2000Å積層し、パターニングす
ることにより第１図の構造を得る。
第３図（ａ），（ｂ）は本発明の第２の実施例を示す
構造断面図であり、第４図（ａ）〜（ｃ）は第３図
（ａ），（ｂ）の構造を形成するにいたるプロセスフロ
ーを示すための補足図である。第４図（ａ）は第２図
（ａ）〜（ｂ）の工程をへたのち容量下部電極７を形成
するためのリンドープされた多結晶シリコンを1000Å積
層した後、容量下部電極を形成する部分をフォトレジス
ト12でマスクする。しかる後第４図（ｂ）で異方性エッ
チでドライエッチングする事により、容量下部電極７を
形成し、さらに通常よく知られているようにコンタクト
部に多結晶シリコンが埋め込まれたように残存させ、し
かる後第２図（ｄ），（ｃ）と同様の工程を行なうこと
により第３図（ａ）の構造を得る。第４図（ｃ）は第４
図（ｂ）から、第２の容量下部電極７′として例えば選
択シルコン成長を1000Å行なうことにより形成すると同
時に、コンタクト部に埋め込まれた多結晶シリコン層か
らも成長させる。しかる後第２図（ｄ），（ｅ）と同様
の工程を行なうことにより第３図（ｂ）の構造を得る。
第３図（ａ），（ｂ）の構造は第１図の構造と比べ、ビ
ット線部と容量下部電極部に形成する層７のマージンが
フォトレジストのパターン限界より小さくできるという
点で縮小化が可能な構造になっている。
構造断面図であり、第４図（ａ）〜（ｃ）は第３図
（ａ），（ｂ）の構造を形成するにいたるプロセスフロ
ーを示すための補足図である。第４図（ａ）は第２図
（ａ）〜（ｂ）の工程をへたのち容量下部電極７を形成
するためのリンドープされた多結晶シリコンを1000Å積
層した後、容量下部電極を形成する部分をフォトレジス
ト12でマスクする。しかる後第４図（ｂ）で異方性エッ
チでドライエッチングする事により、容量下部電極７を
形成し、さらに通常よく知られているようにコンタクト
部に多結晶シリコンが埋め込まれたように残存させ、し
かる後第２図（ｄ），（ｃ）と同様の工程を行なうこと
により第３図（ａ）の構造を得る。第４図（ｃ）は第４
図（ｂ）から、第２の容量下部電極７′として例えば選
択シルコン成長を1000Å行なうことにより形成すると同
時に、コンタクト部に埋め込まれた多結晶シリコン層か
らも成長させる。しかる後第２図（ｄ），（ｅ）と同様
の工程を行なうことにより第３図（ｂ）の構造を得る。
第３図（ａ），（ｂ）の構造は第１図の構造と比べ、ビ
ット線部と容量下部電極部に形成する層７のマージンが
フォトレジストのパターン限界より小さくできるという
点で縮小化が可能な構造になっている。
第５図は本発明の第３の実施例を示す構造断面図であ
り、ビット線11が容量下部電極７を形成する前に形成す
る場合の例を示したものであり、ビット線11の材料が容
量下部電極７と拡散層５との間に形成されている。
り、ビット線11が容量下部電極７を形成する前に形成す
る場合の例を示したものであり、ビット線11の材料が容
量下部電極７と拡散層５との間に形成されている。
以上説明したように、本発明は、情報蓄積部となる容
量と絶縁ゲート型電界効果トランジスタからなる半導体
記憶装置において、絶縁ゲート型電界効果トランジスタ
の拡散層の一方に電気的に接続されている情報蓄積部と
なる容量下部電極の表面を構成する材料が絶縁ゲート型
電界効果トランジスタのもう一方の拡散層と電気的に接
続されるビット線を構成する材料の一部として形成され
るか、あるいはその逆に、ビット線を構成する材料が容
量下部電極の一部を形成しているという構造をとること
により、メモリセルサイズを大きくするとなく従来の構
造と比べ、容量下部電極あるいはビット線の拡散層との
接続部の層間絶縁膜が薄くなるため、断線や接続不良が
回避でき、また第３図（ｂ）で示したように容量下部電
極面積を大きくすると同時に、ビット線と拡散層とを電
気的に接続する部分の引き出し部分の面積を大きくする
という構造をとることも可能となった。
量と絶縁ゲート型電界効果トランジスタからなる半導体
記憶装置において、絶縁ゲート型電界効果トランジスタ
の拡散層の一方に電気的に接続されている情報蓄積部と
なる容量下部電極の表面を構成する材料が絶縁ゲート型
電界効果トランジスタのもう一方の拡散層と電気的に接
続されるビット線を構成する材料の一部として形成され
るか、あるいはその逆に、ビット線を構成する材料が容
量下部電極の一部を形成しているという構造をとること
により、メモリセルサイズを大きくするとなく従来の構
造と比べ、容量下部電極あるいはビット線の拡散層との
接続部の層間絶縁膜が薄くなるため、断線や接続不良が
回避でき、また第３図（ｂ）で示したように容量下部電
極面積を大きくすると同時に、ビット線と拡散層とを電
気的に接続する部分の引き出し部分の面積を大きくする
という構造をとることも可能となった。
第１図は本発明の第１の実施例を示す断面図であり、第
２図（ａ）〜（ｅ）は第１の実施例の構造を形成するた
めのプロセスフローを示す断面図であり、第３図
（ａ），（ｂ）は本発明の第２の実施例を示す断面図で
あり、第４図（ａ）〜（ｃ）は第２の実施例の構造を形
成するためのプロセスフローを示す断面図であり、第５
図は本発明の第３の実施例を示す断面図である。第６図
は従来のスタック型DRAMセルの構造を示す断面図であ
る。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……拡散層、
6,10……シリコン酸化膜、7,7′……容量下部電極、８
……容量絶縁膜、９……容量上部電極、11……ビット
線、12……フォトレジスト。
２図（ａ）〜（ｅ）は第１の実施例の構造を形成するた
めのプロセスフローを示す断面図であり、第３図
（ａ），（ｂ）は本発明の第２の実施例を示す断面図で
あり、第４図（ａ）〜（ｃ）は第２の実施例の構造を形
成するためのプロセスフローを示す断面図であり、第５
図は本発明の第３の実施例を示す断面図である。第６図
は従来のスタック型DRAMセルの構造を示す断面図であ
る。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……拡散層、
6,10……シリコン酸化膜、7,7′……容量下部電極、８
……容量絶縁膜、９……容量上部電極、11……ビット
線、12……フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−113570（ＪＰ，Ａ) 特開 昭57−120295（ＪＰ，Ａ) 特開 平２−60162（ＪＰ，Ａ) 特開 平３−22474（ＪＰ，Ａ) 特開 平３−272169（ＪＰ，Ａ) 特開 平３−76159（ＪＰ，Ａ) 特開 平２−234464（ＪＰ，Ａ) 特開 昭63−110666（ＪＰ，Ａ) 特開 昭63−318152（ＪＰ，Ａ) 特開 平４−177759（ＪＰ，Ａ) 特開 平３−205866（ＪＰ，Ａ) 実開 平１−76066（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】情報蓄積部となる容量と絶縁ゲート型電界
効果トランジスタからなる半導体記憶装置において、ゲ
ート電極を覆う層間絶縁膜に形成された第１の開口部で
絶縁ゲート型電界効果トランジスタの拡散層の一方に電
気的に接続されている情報蓄積部となる容量下部電極
と、前記層間絶縁膜に形成された第２の開口部で前記絶
縁ゲートトランジスタのもう一方の拡散層と電気的に接
続されるビット線とを有し、前記ビット線は複数の導体
層が積層されてなり、前記容量下部電極を構成する材料
が前記第２の開口部内に前記層間絶縁膜の厚さを越えな
い厚さ埋め込まれて前記ビット線を構成する複数の導体
層の１つとして形成されており、かつ前記容量下部電極
と容量絶縁膜の間にさらに導体層を有し、この導体層が
前記第２の開口部に埋め込まれた前記容量下部電極を構
成する材料の上に前記第２の開口部を覆うように積層さ
れて前記ビット線を形成していることを特徴とする半導
体記憶装置。 - 【請求項２】情報蓄積部となる容量と絶縁ゲート型電界
効果トンラジスタからなる半導体記憶装置において、ゲ
ート電極を覆う第１の層間絶縁膜に形成された第１の開
口部で絶縁ゲート型電界効果トランジスタの拡散層の一
方に電気的に接続されている情報蓄積部となる容量下部
電極と、前記層間絶縁膜に形成された第２の開口部で前
記絶縁ゲートトランジスタのもう一方の拡散層と電気的
に接続されるビット線とを有し、前記ビット線は複数の
導体層が積層されてなり、前記容量下部電極は前記一方
の拡散層に接して前記第１の層間絶縁膜の厚さを越えて
形成された第１の導体層とその上に第２の層間絶縁膜を
介して積層された第２の導体層からなり、前記第２の開
口部内に前記第１の層間絶縁膜の厚さを越えない厚さに
前記第１の導体層を構成するのと同一の導体層が埋め込
まれて前記ビット線を構成する複数の導体層の１つとし
て形成されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327922A JP2701535B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327922A JP2701535B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196481A JPH04196481A (ja) | 1992-07-16 |
| JP2701535B2 true JP2701535B2 (ja) | 1998-01-21 |
Family
ID=18204503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2327922A Expired - Fee Related JP2701535B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701535B2 (ja) |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120295A (en) * | 1981-01-17 | 1982-07-27 | Mitsubishi Electric Corp | Semiconductor memory device |
| EP0263941B1 (de) * | 1986-10-16 | 1993-11-10 | Siemens Aktiengesellschaft | Speicherzellenanordnung für dynamische Halbleiterspeicher |
| JPS63318152A (ja) * | 1987-06-19 | 1988-12-27 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ |
| JPH0176066U (ja) * | 1987-11-09 | 1989-05-23 | ||
| JPH0260162A (ja) * | 1988-08-25 | 1990-02-28 | Sony Corp | 半導体メモリ |
| JPH02113570A (ja) * | 1988-10-22 | 1990-04-25 | Sony Corp | 半導体メモリ装置及びその製造方法 |
| JPH02234464A (ja) * | 1989-03-07 | 1990-09-17 | Sharp Corp | 半導体メモリ素子 |
| JP2747025B2 (ja) * | 1989-06-20 | 1998-05-06 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH0376159A (ja) * | 1989-08-18 | 1991-04-02 | Sony Corp | 半導体メモリ |
| JPH03205866A (ja) * | 1990-01-08 | 1991-09-09 | Sony Corp | メモリ装置 |
| JPH03272169A (ja) * | 1990-03-20 | 1991-12-03 | Sony Corp | 半導体記憶装置 |
| JPH04177759A (ja) * | 1990-11-09 | 1992-06-24 | Sony Corp | 半導体メモリ |
-
1990
- 1990-11-28 JP JP2327922A patent/JP2701535B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04196481A (ja) | 1992-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3197064B2 (ja) | 半導体記憶装置 | |
| JP3090198B2 (ja) | 半導体装置の構造およびその製造方法 | |
| JP3577197B2 (ja) | 半導体装置の製造方法 | |
| JP2682021B2 (ja) | 半導体メモリ装置 | |
| JP3265178B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH04283963A (ja) | ダイナミックｒａｍ及びその製造法 | |
| JP2680376B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3355511B2 (ja) | 半導体装置の製造方法 | |
| JP2701535B2 (ja) | 半導体記憶装置 | |
| JP3202501B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2503661B2 (ja) | 半導体メモリ素子およびその製造方法 | |
| JP2627515B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3185745B2 (ja) | 半導体メモリセル | |
| JP3382005B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2969876B2 (ja) | 半導体装置およびその製造方法 | |
| JP3447826B2 (ja) | 半導体記憶装置 | |
| JPH04307968A (ja) | 半導体メモリー | |
| JP2689682B2 (ja) | 半導体メモリセルの製造方法 | |
| JP3147163B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0496270A (ja) | 半導体装置の製造方法 | |
| JP2936660B2 (ja) | 半導体記憶装置 | |
| JP2000068471A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JPH05136369A (ja) | 半導体メモリの製造方法 | |
| JPH0666438B2 (ja) | 半導体装置の製造方法 | |
| JP2867601B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |