JPH02113570A - 半導体メモリ装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリセルが１つのキャパシタと１つのスイッ
チングトランジスタで構成されるＤＲＡＭ型の半導体メ
モリ装置とその製造方法に関し、特に、そのメモリセル
の構造が、キャパシタ下部電極上に誘電体膜を介してキ
ャパシタ上部電極が積層される所謂スタックドキャパシ
タ型の半導体メモリ装置上その製造方法に関する。

〔発明の概要］ 本発明の半導体メモリ装置は、メモリセルが１つのキャ
パシタと１つのスイッチングトランジスタで構成される
ものであって、そのワード線の形状をワード線間に狭隘
部を有する構造とし、その狭隘部に挟まれた凹部にキャ
パシタ下部電極やビット線取り出し電極を形成する形成
する構造とすることにより、製造工程の簡略化、再現性
の向」二や高密度なセルの配置を実現するものである。

また、本発明の半導体メモリ装置の製造方法は、その゛
１６導体メモリ装置を製造する方法であって、狭隘部を
設けたワード線を利用してメモリセルを構成し、セルサ
イズの縮小化やその製造工程の簡略化を実現する。

〔従来の技術〕

ＤＲＡＭ等の半導体メモリ装置の構造として、キャパシ
タをゲート上に積層した層を用いて構成する所謂スタッ
クドキャパシタ構造は、メモリセルのサイズを微細化す
る１つの構造として知られている。また、このような積
層型のキャパシタを有するメモリ装置の技術の一例とし
て、本件出願人は、先に、特願昭６２−２１１５７４号
明細書及び図面に記載される技術を提案している。

第１Ｏ図は、従来の半導体メモリ装置の一例の模式的な
平面図であり、ワード線ＷＬ、−ＷＬ。

は、略互いに平行に形成されている。また、図中、領域
ＭＣは一対のメモリセルが形成される領域である。領域
ＭＣを通過するワード線の中、領域ＭＣの中心寄りの２
本はスイッチングトランジスタのゲートとして機能する
が、端部寄りの２木はワード線方向に隣接するセルのゲ
ートとして機能する。また、このような技術を記載した
文献として、特公昭５５−３９０７３号公報に記載され
る技術（特に第５図参照）がある。

〔発明が解決しようとする課題〕

ところが、第１０図の平面図からも明らかなように、従
来の半導体メモリ装置では、間隔Ｓで示す領域が設けら
れることになり、その領域を設けた分だけ素子の高密度
な配置が妨げられることになる。

また、積層型のキャパシタを有するメモリセルの構造で
は、メモリセル毎にキャパシタを形成するためのレジス
トマスクを用いたパターニングが行われる。しかしなが
ら、マスクの合わせずれ等が生じた場合には、それが素
子特性に影響し、再現性が劣化することになる。また、
レジストマスクによるパターニングでは、製造の工程が
複雑化する。

そこで、本発明は上述の技術的な課題に鑑み、素子の高
密度な配置を実現し、キャパシタを確実な位置に設けて
、その再現性を向上させると共にその製造工程の簡略化
を行うような半導体メモリ装置及びその製造方法を従供
することを目的とする。

〔課題を解決するための手段〕

と述の目的を達成するため、本発明の半導体メモリ’Ｊ
ｌは、容量とスイッチングトランジスタでメモリセルが
構成され、そのメモリセルがマトリクス状に配列される
。メモリセルのトランジスタのゲート１掻はワード線と
され、上記メモリセルの配列から複数のワード線は並列
して配される。

そして、複数のワード線間には狭隘部が形成される。こ
の狭隘部は、一対のワード線が近接配置されて形成され
る領域であり、任意の点部分でワード線が近接配置され
るものでも良く、任意の線部分でワード線が近接配置さ
れるものでも良い。ここで近接配置される距離は、ワー
ド線を被覆する絶縁膜等のみがワード線の側壁に埋め込
まれる距離である。その狭隘部により挟まれて形成され
た凹部には、上記容量を形成するキャパシタ下部電極が
形成される。また、上記凹部にキャパシタ下部電極のみ
ならずビット線取り出し電極も形成される構成とするこ
ともできる。

また、本発明の半導体メモリ装置の５！造方法は、容量
とスイッチングトランジスタでメモリセルが構成され、
そのメモリセルがマトリクス状に配列される半導体メモ
リ装置の製造方法であって、まず、ワード線間に狭隘部
を設けてワード線を形成する。このワード線の形成工程
は、隣接するワード線を異なる層で形成するようにする
こともでき、同一導電層を複数回のパターニングにより
所要のパターンにして形成しても良い。次に、ワード線
を覆って！！縁膜が形成される。そして、絶縁膜を全面
エツチングして上記ワード線上部とワード線側壁部及び
狭隘部とに上記絶縁膜を残して、その狭隘部によって挟
まれて形成された凹部で基板を露出さける。次に、その
基板の露出した露出部を覆って導電層を形成する。続い
て、その導電層を上記凹部に残して、その導電層により
上記容量のキャパシタ下部電極を形成する。この時、導
電層によりキャパシタ下部電極を形成すると共にビット
線取り出し、？Ｔ極を形成するようにしても良い。

また、本発明の他の半導体メモリ装置の製造方法は、ワ
ード線に狭隘部を設け、そのワード線を絶縁膜で被覆し
、ワード線を覆う絶縁膜の少なくとも表面を第１の絶縁
膜で形成し、キャパシタ上部電極上を覆う絶縁膜を第１
の絶縁膜と選択的にエツチングが可能な第２の絶縁膜で
形成し、第２の絶縁膜に開口部を形成してビット線との
コンタクト領域を形成する。

〔作用〕

本発明の半導体メモリ装置と製造方法においては、ワー
ド線を直線状の形状ではなく、狭隘部を設けた構造にし
ている。このため、その狭隘部に挟まれた凹部には、セ
ルファラインで導電層を形成することが可能となる。従
って、パターニングの工程が簡略化されることになり、
セルサイズの縮小化も実現され得る。また、狭隘部を設
けることは、ワード線の間の余分なスペースを省略する
ことになり、その分だけ半導体メモリ装置の高密度化を
図ることが可能となる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例は第１図に示すようなワード線のパターンを有
するＤＲＡＭの例であり、キャパシタはスタックドキャ
パシタであるＤＲＡＭである。

まず、第１図を参照して、ワード線の形状等について詳
しく説明する。第１図に示すように、各ワード線ＷＬｌ
ｌ−ＷＬＩＳは、マトリクス状のメモリセルに対応して
各延長方向が並行となるように設けられている。図中、
Ｂ方向を長辺とする矩形の細い実線及び破線が囲まれた
領域Ａｃは、メモリセルの不純物が導入される領域及び
チャンネル形成領域である。上記ワード線ＷＬ、〜Ｗ　
Ｌ　ｌｓは、隣接するワード線との間で第１狭隘部ｌと
第２狭隘部２を形成する形状とされている。第１狭隘部
１は、ワード線方向（図中Ｗ方向）に隣接メモリセルの
間のキャパシタを分離するための各ワード線が近接配置
される領域であり、第２狭隘部２は、ビット線方向（図
中Ｂ方向）に隣接するメモリセル間のビット線コンタク
ト領域を分離するためのワード線の近接配置領域である
。

第１狭隘部１を形成するために、各ワード線はキャパシ
タ分離片３を有している。このキャパシタ分離片３は、
各ワード綿ＷＬ１１−ＷＬＩＳのキャパシタ形成側の側
壁よりビット線方向に鋭角の三角形状に突き出された片
であり、対向する互いの頂点はワード線方向の位置がず
れていて、その頂点間の間隙は極めて微細な間隔とされ
ている。例えば、ワード線ＷＬｌ！のキャパシタ分離片
３に着目とすると、キャパシタ形成領域Ｃ９においては
、隣接するワード線Ｗ　Ｌ　＋　ｓのキャパシタ分離片
３よりも開いてキャパシタ形成領域ＣＩを挾むようなパ
ターンとされており、４つのキャパシタ分離３に囲まれ
た略六角形状の領域がキャパシタ形成領域Ｃ５とされる
。また、領域Ｃ１とワード線方向に隣接するセルのキャ
パシタ形成ＨＷｉＣｔでは、領域Ｃ１で開いたパターン
とされたワード線ＷＬ２のキャパシタ分離片３が、ワー
ド線Ｗ　Ｌ　ｌｆｆのキャパシタ分離片３よりも少し内
側で領域Ｃ２を囲む形状とされる。このように第１狭隘
部ｌではキャパシタ分離片３同士が近接して配置される
ため、キャパシタ分離片３の間には絶縁膜だけが埋め込
まれ、その上部に形成される導電層は容易にセルファラ
インで分断される。

第２狭隘部２は各ワード線ＷＬ、、〜ＷＬ＋ｓのビット
線取り出し電極側の側壁に設けられた近接側壁部４によ
り形成される。この近接側壁部４は、隣接するワード線
の近接側壁部４同士で、対向して設けられ第２狭隘部２
を形成する。第２狭隘部２は、線条の狭い領域であり、
その両端にはビット線取り出し電極を設けるための窪み
部５が形成される。この窪み部５は、およそ六角形の半
分の形状を以てワード線ＷＬ、、〜ＷＬ＋ｓを切り欠い
た領域であり、隣接するワード線同士で同じ形状とされ
るため、２つの窪み部５，５が合わせられておよそ亀甲
型のビット線コンタクト領域が得られる。このように、
第２の狭隘部２によって、ビット線が共通とされるセル
にかかるワード線同士（例えばワード線ＷＬ、、とワー
ド線ＷＬ、□）では、両者の間で凹部が形成されるのは
、当該筒２の狭隘部２を除いたビット線コンタクト領域
のみとなり、従って、そのビット線コンタクト領域だけ
に導電層が形成されることになる。

次に、第２図〜第４図を参照しながら、このＤＲＡＭの
さらに詳しい構造について説明する。第２図は第１図の
■−■線断面図であり、シリコン基板１０上にフィール
ド酸化膜１１が形成され、その上部に第１層目のポリシ
リコン層からなるワードＬ’ｉ！ＷＬｚ〜ＷＬ＋ｓが形
成されている。ワード線ＷＬ、とワード線ＷＬ、２の間
２及びワード線ＷＬｌｆｆとワード線Ｗ　Ｌ　＋　ａの
間は、それぞれ近接側壁部４同士が対向するため、第２
狭隘部２が形成され、絶縁膜１２のみが極めて狭い間隔
のところに充填されている。また、ワード線Ｗ　Ｌ　＋
　ｚとワード線Ｗ　Ｌ　＋　ｓの間、及びワード線ＷＬ
、、とワード線〜ＶＬＩＳの間は、各ワード線の上記キ
ャパシタ分離片３が対向するように形成されているため
、第１狭隘部１が形成され、ワード線間の距離は十分に
小さいものとされている。そして、上記絶縁膜１２の上
部にはキャパシタ誘電体膜１３が形成され、このキャパ
シタ誘電体膜１３上にキャパシタ上部電極２０１層間絶
縁膜１４が積層されて形成されている。

次に、第３図は第１図の■−■線断面図であり、シリコ
ン基板１０上にフィールド酸化膜１１が形成され、各ワ
ード線ＷＬ１１〜ＷＬ、、の下部にはゲート酸化膜１５
も形成される。また、シリコン基板１０の表面には、各
ワード線ＷＬ、Ｉ−ＷＬｌｓとセルファラインで低濃度
不純物領域１６が導入され、絶縁膜１２の形成後、高濃
度不純物領域１７が形成されて、各スイッチングトラン
ジスタは所謂ＬＤＤ構造とされている。

この［１１−［［［線断面において、ワード線Ｗ　Ｉ−
１＋とワードＶＡＷＬ１２の間の領域は、ビット線コン
タクト領域とされ、各ワード線の窪み部５，５が形成さ
れた領域である。このビット線コンタクト領域では、ワ
ード線の側壁に形成された絶縁膜１２の側壁の間に、ビ
ット線取り出し電極１日が形成される。このビット線取
り出し電極１８は、スイッチングトランジスタのソース
・ドレインとビット線との接続を図るために形成される
電極である。

このビット線取り出し電極１８の形状は、絶縁膜１２の
間でワード線Ｗ　Ｌ　ｚ、　　Ｗ　Ｌ　＋ｚの膜厚を越
えて取り出される形状とされ、絶縁膜１２の間の凹部を
十分に埋め込んだ形状にされている。このビット線取り
出し電極１８は、全面に第２層目のポリシリコン層を形
成した後、レジスト層を用いたエッチバンクから得られ
るため、このような形状となり、しかもセルファライン
で得られる。

このビット線取り出し電極１８と同時に、キャパシタ下
部電極１９も形成される。キャパシタ下部電極１９は、
メモリセルのキャパシタの電極の一方として、トランジ
スタの高濃度不純’ｍ　ｉＪＩ域１７に基板表面で接続
し、図示のように、ワード線ＷＬ、ｔ−ＷＬ１．の各側
壁までそれぞれ延在される形状とされている。例えば、
ワード線ＷＬ、□とワード線ＷＬ＋＋の間の領域Ｃ２で
は、ワード線ＷＬ１□とワード線ＷＬ＋３にそれぞれ絶
縁膜１２が被：Ｗされたものの間の凹部の底部で、キャ
パシタ下部電極１９は高濃度不純物領域１７に接続し、
それぞれ絶縁膜１２の表面に沿って延在されている。

そして、各キャパシタ下部電極１９は、ワード線の高さ
を越えたところで、エッチバックにより切断されている
。これは、ワード線方向〔第１図のＷ方向）でも、同じ
であり、第４図に示すように、領域Ｃ２のワード線方向
の端部ではキャパシタ分謡片３によって、絶縁膜１２が
隆起し、それに応じてキャパシタ下部電極【９もその絶
縁膜１２に沿って延在される。そして、ワード線方向に
隣接するキャパシタ下部電極１９同士の間は、キャパシ
タ下部電極１９がワード線の高さを越えたところでエッ
チバックにより切断されて、雨音の間は導通していない
。このキャパシタ下部電極１９も前記ビット線取り出し
電極Ｉ８と同様に、高濃度不純物領域１７の露出した凹
部に対して全面に第２層目のポリシリコン層を形成し、
その後、レジスト層を用いたエッチバックから得られる
。従って、マスクを不要とし、セルファラインでキャパ
シタ下部電極１９が得られることになる。

これら第２層目のポリシリコン層をエッチバックしたキ
ャパシタ下部電極１９やビット線取り出し電極１８の上
部には、キャパシタ誘電体膜１３が形成され、その上に
キャパシタ上部電極２０が形成されている。そして、こ
のキャパシタ上部電極２０上には、ＰＳＧ膜等の眉間絶
縁膜１４が形成され、この層間絶縁膜Ｉ４上にアルミ配
線層２１が形成されている。アルミ配線層２１は、と。

ト線として機能する層であり、層間絶縁膜１４に形成さ
れたコンタクトホール２２を介して、上記ビット線取り
出し電極Ｉ８と接続する。

このような構造を有する本実施例のＤ　ＲＡ　Ｍ　ＩＩ
、ワード線が第１狭隘部１と第２狭隘部２を有する構造
とされ、これら第１狭隘部１の間の凹部にはキャパシタ
下部電極１９を形成することができ、第２狭隘部２の間
の凹部にはビット線取り出し電極１８を形成することが
できる。しかも、その形成はセルファラインで行うこと
ができ、マスク等は不要である。

ここで、上述の実施例のＤＲＡＭについての製造方法に
ついて説明すると、シリコン基板ＩＯを選択酸化して、
所要の領域にフィールド酸化膜１１を形成し、さらにフ
ィールド酸化膜１１の形成されないシリコン基板１０の
表面にゲート酸化膜１５を形成する。次に、第１図に示
したように、第１狭隘部ｌを形成するようにキャパシタ
分離片３や、第２狭隘部２を形成するように近接側壁部
４を有した形状のワード線を形成する。ここで、各ワー
ド線は第１．第２狭隘部１．　２でそれぞれ十分に近く
配設されるため、後述するように、２回のパターニング
で形成することもできる。また、ワード線の形成後、ト
ランジスタを所謂ＬＤＤ構造にするために、低濃度不純
物領域１６を形成するためのイオン注入を行っても良い
。

次に、各ワード線を覆う絶縁■々１２が全面に形成され
る。そして、この絶縁膜１２が全面エッチバックされる
。このエッチバンクによって、上記ワード線の上部とワ
ード線側壁部及び狭隘部１゜２とに上記絶縁膜１２を残
しながら、それら狭隘部１，２によって挟まれて形成さ
れた凹部で基板を露出させる。具体的には、上記キャパ
シタ形成領域やビット線取り出し領域で基板が露出する
。

このようにキャパシタ形成領域やビット線取り出し領域
で基板が露出したところで、高濃度不純物領域１７を形
成するためのイオン注入を行う。このイオン注入は絶縁
膜１２及びフィールド酸化膜１１とセルファラインで行
うことができる。

次に、その基板の露出部を覆って導電層である第２ｒｒ
Ｉ目のポリシリコン層を被着する。そして、この第２層
目のポリシリコン層上にレジスト層を形成し、このレジ
ストａをＲＩＥによってエッチバックして行って、第３
図に示すようなキャパシタ下部電極１９やビット線取り
出し電極１８を得る。これらキャパシタ下部電極１９や
ビット線取り出し電極１８の形成は、特にバターニング
のためのマスクが不要であり、レジスト層を含めた膜厚
をエッチバックして凍らし、高い位置にある絶縁膜１２
が露出したところで、エッチバンクを止めれば良い。こ
のように本実施例の製造方法では、ワード線が狭隘部１
．２を有するために、キャパシタ下部電極１９やビット
線取り出し電極１８の形成のためのマスクは不要となり
、セルファラインでの形成が可能となる。

このような構造及び製造方法の本実施例の半導体メモリ
装置では、セルファラインでキャパシタ下部型ｉ１９や
ビット線取り出し電極１８を形成することができるため
、その製造工程は筒略化される。また、ワード線Ｗ　Ｌ
　＋　＋〜Ｗ　Ｌ　Ｉｓのように、ｉノード線はその間
隔が第１及び第２狭隘部１，２を有して間隔が詰められ
たものとなる。このため、セルサイズの縮小化を図るこ
とができる。また、上記窪み部５のサイズを小さくする
ことで、ビット線取り出し電極１８を高く形成すること
ができ、アルミ配線層２１の接続が容易になる。また、
ワード線Ｗ　Ｌ　、　、〜ＷＬ＋ｓの膜厚を厚くするこ
とで、キャパシタ下部電極１９の形状を富みの深いもの
とすることができ、キャパシタの容量値を容易に大きく
することができる。さらに、第２狭隘部２上では、段差
が緩和され、平坦な？ｉＪｌ域上にアルミ配線［２１を
形成できる。

次に、第５図ａ、第５図すを参照しながら、ワード線を
二回のレジストバターニングで形成する方法について簡
単に説明する。

まず、ワード線となる第１層目のポリシリコン層を形成
した後、第５図ａに示すように、レジスト層を１つおき
のツー１′線ＷＬに対応させて選択的に露光し、これを
現像する。このレジスト層のパターン３１は第１図に示
したワード線のパターンのものである。このように１つ
おきのパターン３１をレジスト層で形成することにより
、狭隘部を得るための微細な間隔のバターニングは不要
とされる。

次に、第５図すに示すように、上記レジスト層のパター
ン３１の間に位置するワード線Ｗ　Ｌのパターン３２の
パターニングを行う。このバターニングの時では、パタ
ーン３１との間に狭隘部３３゜３４が形成されるが、こ
のとき実際に露光されるのは、図中２゜の間隔であり、
狭隘部３３．３４のような微細な間隔も得られることに
なる。

また、ワード線を狭隘部を有してパターニングする方法
として、１つおき或いはそれ以上の間隔をあけたワード
線を異なる層で形成することも可能である。

なお、上述の実施例では、ワード線から第１狭隘部１と
第２狭隘部２が形成されるものとして説明したが、第１
狭隘部１のみが形成されるようなワード線のパターンで
も良い。

第２の実施例 本実施例は、第１の実施例と同様に、所謂スタックドキ
ャパシタ型のＤＲＡＭの例であり、ワード線の間に、第
２狭隘部が形成され、そのメモリセルのサイズの縮小化
等が行われる例である・。

まず、その平面上のワード線ＷＬ□１〜ＷＬ、、の形状
は、第６図に示すように、ワード線方向（図中Ｗ方向）
に対してそれぞれ蛇行する形状とされている。ここで、
一対のメモリセルにかかる領域ＴＣに着目すると、その
中心部はビアＬ線との接続を図るためのビット線取り出
し領域４１であり、ワード線ＷＬ、□、ＷＬ！３を介し
て連続する領域は、キャパシタ形成領域４２．４３であ
る。そして、これらキャパシタ形成領域４２．４３のビ
ット線方向（図中Ｂ方向）の端部には、ワード線方向に
間接するメモリセルのワード線ＷＬ　ｔ　＋　、　Ｗ　
Ｌ　ｚ＜が通過しているが、このワード線はさらに隣接
するワード線との間で第２狭隘部４０を形成している。

すなわち、各ワード線ＷＬｚ＋〜Ｗ　Ｌ　ｚ　ｂは、メ
モリセルのトランジスタのゲートとして寄与しないとこ
ろで、メモリセルの端部側に曲げられ、第１図の近接側
壁部４と同様の近接側壁部４４を有している。

第７図は第６図の■−■線断面図であり、シリコン基板
５１上にフィールド酸化膜５２が形成され、そのフィー
ルド酸化膜５２上のワード線Ｗ［、■とワード線ＷＬ□
、ば、互いに近接側壁部４４を以て対向して配置され、
十分に狭い間隔の狭隘部４０を形成している。シリコン
基板５１の表面には、ゲート酸化膜５５上のり−ｉ′線
Ｗｌ、２１〜ＷＬ■のパターンに対応して、低濃度不純
物領域５３゜高濃度不純物領域５４が形成され、トラン
ジスタは所謂ＬＤＤ構造となる。ワード線ＷＬ、、、Ｗ
Ｌ２、の聞及びワード線Ｗ　Ｌ　ｚｓ、　Ｗ　Ｌ　ｚａ
の間の領域には、絶縁膜５６を全面エッチバンクによる
セルファラインで開口した基板表面と接続してなるキャ
パシタ下部雪掻５７が形成されており、このキャパシタ
下部電極５７上にはキャパシタ誘電体膜５８を介してキ
ャパシタ上部電極５９が形成されている。また、ビット
線コンタクト領域では、高濃度不純物領域５４と接続す
るようにビア）線取り出し電極６０が形成されている。

上記キャパシタ上部電極５９上には、ＰＳＧ膜等の層間
絶縁膜６１が形成さており、その層間絶縁膜６１上には
アルミ配線Ｊｉ６２が形成されている。このアルミ配線
層６２はコンタクトホール６３を介して上記ビット線取
り出し電極６０と接続する。

このような構造を有する本実施例のＤＲＡＭでは、ワー
ド線ＷＬ□１〜ＷＬｚ、が狭隘部４０を形成するパター
ンで設けられているために、第１０図中、領域Ｓで示し
た部分の面積を詰めることができ、メモリセルのサイズ
の縮小化を図ることができる。また、上記狭隘部４０で
は、その近接側壁部４４０間の領域に絶縁膜５６が充填
され、その狭隘部４０の上部では、絶縁膜５６も平坦イ
ヒされる。このため、その上部に形成するアルミ配線層
６２は、平坦なところを引き回されることになり、アル
ミ配線Ｎ６２をバターニングする際に有利である。

第３の実施例 本実施例はワード線を覆う絶縁膜の少なくとも表面にシ
リコン窒化膜を形成すると共に、キャパシタ上部電極上
を覆う眉間絶縁膜をそのシリコン窒化膜と選択的にエツ
チングすることが可能なシリコン酸化膜で形成する例で
ある。そして、狭隘部を設けたことによって、セルファ
ラインでビット線取り出し領域が形成され、その領域に
対して選択的なエツチングを図り、確実なビット線との
コンタクトが実現される。すなわち、ビ・７ト線取り出
し電極を設けないタイプの第１の実施例や第２の実施例
の半導体メモリ装置の製造方法に、選択エツチング可能
な絶縁膜を加えることで、容易にビット線のとのコンタ
クト領域を形成する例である。

本実施例の半導体メモリ装置の製造方法では、第８図に
示すように、シリコン基板７０上にフイ−ルド酸化膜７
１を形成し、ゲート酸化膜７２を形成した後、ワード線
ＷＬ＊＋〜ＷＬｓｓを形成する。

このワード線ＷＬｓ＋〜ＷＬｚｓは、第１図に示すパタ
ーン若しくは第６図に示すパターンとされ、狭隘部７３
を有した形状とされる。また、ワード線ＷＬ、、〜Ｗ　
Ｌ　＊　ｓの形成後、シリコン基板７０の表面には、セ
ルファラインで不純物がイオン注入され、さらに全面に
シリコン酸化膜７４が形成され、このシリコン酸化膜７
４がエッチバックされて各ワード線のワード線Ｗ　Ｌ　
３　ｌ−Ｗ　Ｌ　３５のサイドウオールとされる。この
エッチバックにおいては、上記狭隘部７３のところのシ
リコン酸化膜７４は厚いままとされ、基板やフィールド
酸化膜の一部が露出するようなことはない。次に、後述
する層間地４Ｍ膜とエツチングの選択性を得るために、
全面にシリコン窒化膜７５を形成する。次に、このシリ
コン窒化膜７５の一部を開口し、キャパシタ下部電極７
６、誘電体膜７７、キャパシタ上部電極７８を形成する
。キャパシタの形成後、全面にシリコン酸化膜からなる
層間絶縁膜７９を形成する。

そして、その層間絶縁膜７９にはフォトリソグラフィー
技術によりコンタクトホール８０が形成される。ここで
、ビット線取り出し領域８１は、上記狭隘部７３によっ
てセルファラインに得られた凹部であり、しかもワード
線Ｗ　Ｌ　ｓ　２．　Ｗ　Ｌ　３４ＷＬｚｓ等はシリコ
ン酸化膜７４のみならず上記シリコン窒化膜７５に被覆
されているために、シリコン酸化膜である層間絶縁ＩＢ
！７９を余裕を持ったパターンでパターニングしても、
所定のコンタクト領域が確実に開口することになる。す
なわち、ワード線の狭隘部７３との組合せにより、ワー
ド線方向のマスクずれも生しなくなり、確実なビ・ント
線のコンタクトが行われることになる。また、狭隘部７
３によりセルサイズの縮小化が図れることは勿論である
。

次に、第９図にその変形例を説明する。第９図は、キャ
パシタの誘電体膜９０をシリコン窒化膜（若しくはシリ
コン窒化膜とシリコン酸化膜の組合・Ｕからなる膜）と
している。この誘電体膜９０は、狭隘部７３からセルフ
ァラインでビット線取り出し領域を形成できるワード線
ＷＬ３．．ＷＬ、。

ＷＬ３Ｓを被覆するシリコン酸化膜７４上を被覆する。

すなわち、この誘電体膜９０は、前記第８図の例のシリ
コン窒化膜７５としても機能して、コンタクトホール８
０の形成の際のエンチングのストッパーとして用いられ
る。

このような構造によっても、同様に、層間絶縁膜７９を
余裕を持ったパターンでパターニングしても、所定のコ
ンタクト領域が確実に開口することになる。また、サイ
ドウオールとなるシリコン酸化膜７４をシリコン窒化膜
で形成することも可能である。

なお、本実施例において、キャパシタ下部電極７６は、
まず、第２層目のポリシリコン層を形成し、その第２層
目のポリシリコン層上にレジスト層を塗布し、その後エ
ッチバックするようにして、第１の実施例に説明したよ
うに、セルファラインで形成するようにしても良い。

〔発明の効果〕

本発明の半導体メモリ装置は、狭隘部を設けた構造にし
ている。このため、その狭隘部に挟まれた凹部には、セ
ルファラインでビット線取り出し電極やキャパシタ下部
電極となる導電層を形成することが可能となる。従って
、パターニングの工程が簡略化されることになり、セル
サイズの縮小化も実現され得る。また、狭隘部を設ける
ことは、ワード線の間の余分なスペースを省略すること
になり、その分だけ半導体メモリ装置の高密度化を図る
ことが可能となる。

また、本発明の半導体メモリ装置の製造方法は、このよ
うな半導体メモリ装置を容易に形成することができ、リ
ソグラフィー工程の分だけ、その製造工程は簡略化され
たものとなる。

【図面の簡単な説明】

第１図は本発明の半導体メモリ装置の一例のワード線の
レイアウトを示す平面図、第２図は第１図の■−■線断
面図、第３図は第１図のｌｌｌ−［１１線断面図、第４
図は第１図のＩＬ−ＩＶ線断面図、第５図ａ及び第５図
すはそのワード線のパターンを説明するためのそれぞれ
工程平面図、第６図は本発明の半導体メモリ装置の他の
一例のワード線のレイアウトを示す平面図、第７図は第
６図の■−■線断面図、第８図は本発明の半導体メモリ
装置の製造方法の一例を説明するための半導体メモリ装
置の断面図、第９図はその製造方法の変形例を説明する
ための半導体メモリ装置の断面図、第１Ｏ図は従来の半
導体メモリ装置の一例のレイアウトを示す平面図である
。 １・・・第１狭隘部 ２・・・第２狭隘部 ４０．７３・・・狭隘部 ３・・・キャパシタ分離片 ４、４４・・・近接側壁部 ＷＬ・・・ワード線 １８・・・ビット線取り出し電極 １９・・・キャパシタ下部電極 第５図ａ 第５図ｂ 第８ 図 印 従采例 第１０図

Claims (7)

【特許請求の範囲】
1. （１）容量とスイッチングトランジスタでメモリセルが
   構成され、そのメモリセルがマトリクス状に配列される
   半導体メモリ装置において、 上記スイッチングトランジスタのゲート電極を構成する
   複数のワード線間に狭隘部が形成され、その狭隘部によ
   り挟まれて形成された凹部に上記容量を形成するキャパ
   シタ下部電極が形成された半導体メモリ装置。
2. （２）容量とスイッチングトランジスタでメモリセルが
   構成され、そのメモリセルがマトリクス状に配列される
   半導体メモリ装置において、 上記スイッチングトランジスタのゲート電極を構成する
   複数のワード線間に狭隘部が形成され、その狭隘部によ
   り挟まれて形成された凹部に上記容量を形成するビット
   線取り出し電極が形成される半導体メモリ装置。
3. （３）容量とスイッチングトランジスタでメモリセルが
   構成され、そのメモリセルがマトリクス状に配列される
   半導体メモリ装置において、 上記スイッチングトランジスタのゲート電極を構成する
   複数のワード線間に狭隘部が形成され、その狭隘部によ
   り挟まれて形成された凹部に上記容量を形成するキャパ
   シタ下部電極とビット線取り出し電極が形成される半導
   体メモリ装置。
4. （４）容量とスイッチングトランジスタでメモリセルが
   構成され、そのメモリセルがマトリクス状に配列される
   半導体メモリ装置の製造方法において、ワード線間に狭
   隘部を設けてワード線を形成する工程と、 ワード線を覆う絶縁膜を形成する工程と、 絶縁膜を全面エッチングして上記ワード線上部とワード
   線側壁部及び狭隘部とに上記絶縁膜を残して、その狭隘
   部によって挟まれて形成された凹部で基板を露出させる
   工程と、 その基板の露出した露出部を覆って導電層を形成する工
   程と、 その導電層を上記凹部に残して、その導電層により上記
   容量のキャパシタ下部電極を形成する工程とを具備する
   半導体メモリ装置の製造方法。
5. （５）導電層を全面エッチングにより狭隘部によって挟
   まれて形成された凹部に残し、導電層によりキャパシタ
   下部電極及びビット線取り出し電極を形成することを特
   徴とする請求項第（４）項記載の半導体メモリ装置の製
   造方法。
6. （６）隣接するワード線を異なる層若しくは複数回のパ
   ターニングで形成することを特徴とする請求項第（４）
   項記載の半導体メモリ装置の製造方法。
7. （７）容量とスイッチングトランジスタでメモリセルが
   構成され、そのメモリセルがマトリクス状に配列される
   半導体メモリ装置の製造方法において、ワード線間に狭
   隘部を設けてワード線を形成する工程と、 ワード線を覆う絶縁膜を形成する工程と、 その絶縁膜の少なくとも表面を第１の絶縁膜で形成し、
   キャパシタ上部電極上を覆う絶縁膜を第１の絶縁膜と選
   択的にエッチングが可能な第２の絶緑膜で形成し、第２
   の絶縁膜に開口部を形成してビット線とのコンタクト領
   域を形成することを特徴とする半導体メモリ装置の製造
   方法。