KR100325471B1 - 디램의 제조 방법 - Google Patents
디램의 제조 방법 Download PDFInfo
- Publication number
- KR100325471B1 KR100325471B1 KR1019990013368A KR19990013368A KR100325471B1 KR 100325471 B1 KR100325471 B1 KR 100325471B1 KR 1019990013368 A KR1019990013368 A KR 1019990013368A KR 19990013368 A KR19990013368 A KR 19990013368A KR 100325471 B1 KR100325471 B1 KR 100325471B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- forming
- device isolation
- plug
- spacing
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 50
- 239000003990 capacitor Substances 0.000 claims abstract description 33
- 238000002955 isolation Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 17
- 239000004020 conductor Substances 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 229910021420 polycrystalline silicon Chemical class 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910052723 transition metal Inorganic materials 0.000 claims description 3
- 150000003624 transition metals Chemical class 0.000 claims description 3
- 238000000059 patterning Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 113
- 239000011229 interlayer Substances 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 16
- 150000004767 nitrides Chemical class 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Abstract
본 발명은 DRAM의 제조방법에 관한 것으로서, 반도체 기판에 소자형성영역을 한정하는 소자격리절연층을 형성하는 공정과, 상기 소자형성영역 및 상기 소자격리절연층 상에 열 방향으로 배열되되 인접하는 것과 상기 소자격리절연층 상에서 간격 λ1을 가지며 상기 소자형성영역 상에서 간격 λ1보다 큰 간격 λ2을 갖는 다수 개의 워드 라인를 형성하는 공정과, 상기 소자격리층 상의 간격 λ1을 충진하고 상기 소자형성영역을 노출되도록 상기 다수 개의 워드 라인의 측벽에 폭 ω을 갖는 제 1 절연층의 스페이서를 형성하는 공정과, 상기 소자형성영역의 노출된 부분에 소스 및 드레인 영역을 형성하는 공정과, 상술한 기판의 전 표면에 도전물질을 증착하고 상기 소자형성영역의 노출된 부분에만 잔류하도록 에치백하는 자기 정렬 방법으로 상기 소스 및 드레인 영역과 전기적으로 연결되는 플러그를 자기 정렬 방법으로 형성하는 공정과, 상기 플러그를 절연하는 제 2 절연층을 형성하고 상기 제 2 절연층에 제 1 콘택홀을 형성한 후 상기 제 1 콘택홀 내에 상기 트랜스퍼 트랜지스터사이에 배치된 상기 플러그에 전기적으로 연결되며 행 방향으로 배열된 다수 개의 비트 라인을 형성하는 공정과, 상기 다수 개의 비트 라인을 절연하는 제 3 절연층을 형성하고 상기 제 3 및 제 2 절연층에 제 2 콘택 홀을 형성한 후 상기 제 2 콘택홀 내에 상기 비트라인과 연결되지 않은 플러그에 전기적으로 연결된 커패시터를 형성하는 공정을 구비한다. 따라서, 본 발명은 워드 라인 (117b),(117c)의 양측에 놓인 소스 및 드레인 영역(146)(146)에 비트라인 연결부 및 커패시터 연결부로 사용되는 플러그를 자기정렬방식으로 패터닝함으로서 공정의 디멘션 허용도(Dimensional Allowance)가 종래기술의 배열과 비교컨대 상대적으로 크게되며, 메모리 셀의 집적도를 향상시킬 수 있는 잇점이 있다.
Description
본 발명은 DRAM의 제조 방법에 관한 것으로서, 특히, 쉽게 제조할 수 있는 셀 구조를 갖는 COB(Capacitor on Bit line)형의 DRAM의 제조 방법에 관한 것이다.
MOS(Metal-Oxide-Semiconductor, 이하 MOS 이라 칭함)형 DRAM(Dynamic Random Access Memory, 이하 DRAM 이라 칭함)은 하나의 MOS 트랜지스터 및 하나의 커패시터(Capacitor )로 이루어진 메모리 셀(Memory Cell)을 갖는다. DRAM의 집적도가 진전함에 따라, 각각의 커패시터의 면적은 축소(Shrink)되여 커패시터에 저장된 전하량은 감소하게 된다. 전하량 감소는 메모리의 내용을 파괴하는 소프트 에러(Soft Errors)를 가져온다. 이런 문제점을 해결하기 위하여 각각의 커패시터의 점유면적을 확장하기 위하여, 전하용량(Capacitance)을 증가하기 위하여, 반도체기판에 다결정실리콘(Polycrystalline Silicon)으로 스토리지 노드(Storage Nodes)를 형성하는 방법이 제안되었다.
도 1은 종래 기술에 따른 DRAM의 메모리 셀 어레이를 보여주는 평면도이다.
도 1을 참조하면, 반도체 기판(1)의 표면에 열(Row) 방향으로 평행하게 달리는 복수개의 워드 라인(17a),(17b),(17c), (17d) 과, 행(Column) 방향으로 평행하게 달리는 복수개의 비트 라인(55)과, 상기 워드 라인과 상기 비트 라인의 인접 교차점에 배열된 복수개의 메모리 셀 MC 이 형성된다. 메모리 셀은 하나의 트랜스퍼 게이트 트랜지스터 53 과 하나의 커패시터 64 로 구성된다. 트랜스퍼 게이트 트랜지스터 53은 반도체 기판 1의 표면에 형성된 한 쌍의 소스 및 드레인 영역 46, 46 과 상기 소스 및 드레인 영역 46, 46 사이에서 게이트 절연층 15를 개재하여 형성된 게이트 전극(워드 라인) (17b)와 (17c)가 형성된다. 두꺼운 절연층을 게이트 전극위에 형성한다. 이어서 트랜스퍼 게이트 트랜지스터 53 의 소스 및 드레인 영역 46, 46을 노출하는 콘택홀(29),(28),(29)이 절연층의 소정영역에 형성된다.
(29),(29)는 커패시터 노드(Capacitor Node)연결부로, (28)는 비트라인(Bit Line)연결부로 사진 및 식각작업으로 생긴 콘택홀(29),(28),(29)에 도핑된 다결정실리콘층등의 전도층의 플러그로 갭 필링(Gap Filling)한다. (91)은 비트라인 콘택홀로 소자분리절연층위에 배치된다. 메모리 셀 어레이에서 워드라인은 일정한 폭(Width)를 갖으며, 일정한 간격(Spacing)을 두고 평행하게 배치된다.
도 1 에서 보여준 메모리 셀 배열의 단면도에 따른 DRAM의 제조공정도는 도 2a 내지 도 2l에서 설명된다.
도 2a를 참조하면, 소자격리절연층(11) 및 채널스토퍼영역(도시하지 않음)이 p 형 반도체 기판(1)의 주 표면의 소정영역에 형성된다. 그리고 게이트 절연층(15) 및 다결정실리콘층 및 층간절연층(17),(19a) 이 연속적으로 반도체 기판(1)표면에 형성된다.
상기에서 소자격리절연층(11)은 LOCOS(Local Oxidation of Silicon, 이하 LOCOS 이라 칭함)등의 선택산화방법뿐만 아니라 STI(Shallow Trench Isolation, 이하 STI 이라 칭함)를 포함하는 다른 방법으로도 형성할 수 있다. 게이트 절연층(15)은 예를 들면 열산화방법으로 형성되며, 다결정실리콘층(17) 및 층간절연층(19a)은 CVD(Chemical Vapor Deposition, 이하 CVD 이라 칭함)방법으로 각각 1000 - 2000Å의 두께로 증착된다.
도 2b를 참조하면, 워드 라인(Word Lines) (17a),(17b),(17c),(17d)은 사진 및 식각방법으로 형성되며, 패터닝된 산화막의 층간절연층(19a)를 워드 라인의 표면에 남긴다.
도 2c를 참조하면, CVD방법으로 기판(1)전체 표면에 증착된 절연층을 이방성 RIE(Reactive Ion Etching, 이하 RIE 이라 칭함) 방법으로 워드라인의 측벽에 사이드월 스페이서(Sidewall Spacer)(20)를 형성한다. 이어서 불순물 이온(40)비소(As)를 실리콘 기판(1)의 표면에 에너지 30 KeV, 도즈 4.0 E 15/㎠ 로 이온주입한다. 층간 절연층(19a) 및 스페이서(20)로 덮어진 워드 라인 (17a),(17b),(17c), (17d)를 마스크로 사용하여 트랜스퍼 게이트(Transfer Gate) 트랜지스터의 소스와 드레인 영역(46)(46)을 형성한다.
도 2d를 참조하면, BPSG(Borophosporosilicate)막 등의 층간 절연층(26a)으로 반도체 기판 표면을 평탄화하며, 사진 및 식각 방법으로 비트라인(Bit Line)연결부(28)와 커패시터 노드(Capacitor Node)연결부(29)에 콘택 홀(Contact Holes)(31),(33)을 형성 한 후 도핑된 다결정 실리콘을 증착하며, 이어서 에치-백 방법으로 콘택 홀 내에 다결정실리콘의 플러그(Plug)(28),(29)을 형성한다.
상기에서 플러그는 RIE(Reactive Ion Etching, 이하 RIE 이라 칭함)방법을 이용한 에치-백(Etch-Back) 공정뿐만 아니라 CMP(Chemical Mechanical Polishing, 이하 CMP 이라 칭함)를 포함하는 다른 방법으로도 형성할 수 있다. 워드라인 상부의 층간절연층(19a) 및 측벽에 사이드월 스페이서(Sidewall Spacer)(20)를 층간절연층(24)으로 명명한다.
도 2e를 참조하면, 반도체 기판 표면 전체에 증착된 절연층(61)으로 플러그를 절연하며 사진 및 식각 방법으로 비트라인 연결부 플러그상에 콘택홀(도시 안 함)을 형성하고, 도핑된 다결정실리콘 층 또는 금속층 및 금속 실리사이드 층 등의 전도층을 반도체 기판 표면에 패터닝하여 비트 라인(Bit Line)(도시 안 함)을 형성한다.
이어서 100Å 이상의 두께를 갖는 질화막(Si3N4)등의 에치 정지막(63)이 층간 절연층(61)상에 형성되며, 이어서 5000Å이상의 두께를 갖는 실리콘 산화막(SiO2)(65a)이 질화막(63)상에 형성된다.
상기에서 비트 라인은 메모리 셀 어레이의 소자격리절연층위에 놓이며, 워드 라인과 수직인 방향으로, MOS 트랜지스터로 두 개의 트랜스퍼 게이트 트랜지스터가 놓인 메모리 셀 어레이의 액티브 영역과 평행방향으로 배열된다. 층간절연층(24) 및 층간 절연층(26a)을 층간절연층(27)으로 명명한다.
도 2f를 참조하면, 인접한 커패시터를 격리하는 커패시터 절연층(65)이 산화막(65a)을 에칭하여 형성되며, 에치 정지막인 질화막과 산화막의 식각 선택비는 상당히 높다. 그러므로 에칭공정시, 질화막은 산화막과는 다른 식각 레이트(Rate)로 식각된다.
도 2g를 참조하면, 소스 및 드레인 영역위의 커패시터 노드(Capacitor Node)연결부(29)의 플러그를 노출하는 콘택 홀(Contact Holes)(70),(70)이 사진 및 식각공정으로 형성된다.
도 2h를 참조하면, 두께 500 -1500Å의 다결정실리콘막(72)이 콘택홀의 내부 표면(70) 및 질화막의 표면(63) 및 커패시터 절연층(65)의 표면에 CVD 방법으로 증착된다. 이어서 두꺼운 두께의 레지스트(75)를 다결정실리콘막(72)의 표면상에 도포된다.
도 2i를 참조하면, 레지스트(75)을 에치-백하여 다결정실리콘막(72)의 일부를 노출시킨다.
도 2j를 참조하면, 다결정실리콘막(72)의 노출된 표면을 이방성에칭방법으로 선택적으로 제거한다. 그 결과 다결정실리콘막(72)은 커패시터의 하단 전극(80)을 형성하며 커패시터 절연층(65)으로 서로 절연된다.
도 2k를 참조하면, 레지스트(75)가 에칭방법으로 제거되며, 이어서 커패시터절연층(65)이 플라즈마 에칭방법으로 제거된다. 이어서 질화막등의유전층(Dielectric Layer)(84)이 하단 전극(80)의 표면에 형성된다.
도 2l을 참조하면, 두께 2000-3000Å 인 다결정실리콘층의 상부전극(85)이 유전층(84)의 표면에 CVD방법으로 형성된다. 이 후에 절연층(88) 및 배선 층(90)으로 DRAM 의 메모리 셀(Memory Cell)의 제조공정을 마무리한다..
상술한 종래 기술에 따른 DRAM의 메모리 셀의 배열(Arrangement)는 워드 라인의 형성후 트랜스퍼 게이트 트랜지스터의 소스 및 드레인 영역에 커패시터 노드 연결부와 비트라인 연결부로 사용되는 플러그(Plug)의 사진 및 식각작업으로 진행되며, 또 상기 패터닝이 행 방향으로 일 직선상에 배치되어 메모리 셀의 집적도(Integration) 향상에 장애물이 되며, 워드 라인의 측벽에 스페이서 형성후 워드라인을 절연하는 절연층 증착시 절연층내의 키 홀(Key Hole) 발생으로 이후 공정에 악 영향을 주는 등의 문제점이 있었다.
따라서, 본 발명의 목적은 디멘션 허용도 큰 DRAM의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 DRAM의 제조방법은 반도체 기판에 소자형성영역을 한정하는 소자격리절연층을 형성하는 공정과, 상기 소자형성영역 및 상기 소자격리절연층 상에 열 방향으로 배열되되 인접하는 것과 상기 소자격리절연층 상에서 간격 λ1을 가지며 상기 소자형성영역 상에서 간격 λ1보다 큰 간격 λ2을 갖는 다수 개의 워드 라인를 형성하는 공정과, 상기 소자격리층 상의 간격 λ1을 충진하고 상기 소자형성영역을 노출되도록 상기 다수 개의 워드 라인의 측벽에 폭 ω을 갖는 제 1 절연층의 스페이서를 형성하는 공정과, 상기 소자형성영역의 노출된 부분에 소스 및 드레인 영역을 형성하는 공정과, 상술한 기판의 전 표면에 도전물질을 증착하고 상기 소자형성영역의 노출된 부분에만 잔류하도록 에치백하는 자기 정렬 방법으로 상기 소스 및 드레인 영역과 전기적으로 연결되는 플러그를 자기 정렬 방법으로 형성하는 공정과, 상기 플러그를 절연하는 제 2 절연층을 형성하고 상기 제 2 절연층에 제 1 콘택홀을 형성한 후 상기 제 1 콘택홀 내에 상기 트랜스퍼 트랜지스터사이에 배치된 상기 플러그에 전기적으로 연결되며 행 방향으로 배열된 다수 개의 비트 라인을 형성하는 공정과, 상기 다수 개의 비트 라인을 절연하는 제 3 절연층을 형성하고 상기 제 3 및 제 2 절연층에 제 2 콘택 홀을 형성한 후 상기 제 2 콘택홀 내에 상기 비트라인과 연결되지 않은 플러그에 전기적으로 연결된 커패시터를 형성하는 공정을 구비한다.
도 1은 종래 기술에 따른 DRAM의 메모리 셀 어레이를 보여주는 평면도이다.
도 2a 내지 도 2l은 도 1의 선 A-A'의 단면도로 DRAM의 제조 공정도이다.
도 3은 본 발명에 따른 DRAM의 메모리 셀 어레이를 보여주는 평면도이다.
도 4a 내지 도 4l은 도 3의 선 A-A'의 단면도로 DRAM의 제조 공정도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명에 따른 DRAM의 메모리 셀 어레이를 보여주는 평면도이다.
도 3을 참조하면, 반도체 기판(101)의 표면에 열(Row) 방향으로 평행하게 달리는 복수개의 워드 라인(117a),(117b),(117c),(117d), (117e) 과, 행(Column) 방향으로 평행하게 달리는 복수개의 비트 라인(155)과, 상기 워드 라인과 상기 비트 라인의 인접 교차점에 배열된 복수개의 메모리 셀 MC 이 형성된다. 메모리 셀은 하나의 트랜스퍼 게이트 트랜지스터 153 과 하나의 커패시터 163 으로 구성된다. 트랜스퍼
게이트 트랜지스터 153은 반도체 기판 101의 표면에 형성된 한 쌍의 소스 및 드레인 영역 146, 146 과 상기 소스 및 드레인 영역 146, 146 사이에서 게이트 절연층 115를 개재하여 형성된 게이트 전극(워드 라인)(117b)와 (117c)으로 형성된다. 워드 라인 (117b)와 (117c)이 소자격리절연층(111)상에는 워드 라인 (117b)와 (117c)의 스페이스(Space)인 λ1를 게이트 전극의 사이드 월 스페이서(Sidewall Spacer) (120)의 폭(Width) ω의 2배 이내로 하여 행 방향으로의 소자격리절연층의 폭(Width) 즉 액티브 영역간의 간격(Spacing)을 축소시킨다. 소스 및 드레인 영역사이에 놓인 워드 라인의 스페이스(Space) λ2와 소자격리절연층상에 놓인 워드 라인의 스페이스(Space) λ1를 다르게 하여 , 즉 λ2＞ λ1한다. 즉 기판(101)전체 표면에 증착된 절연층을 이방성 RIE 방법으로 워드라인의 측벽에 사이드월 스페이서(Sidewall Spacer)(120)를 형성할 때 소자격리절연층상에 놓인 워드 라인의 스페이스(Space) λ1영역에서는 상기 스페이서로 갭 필링(Gap Filling)되며, 소스 및 드레인 영역사이에 놓인 워드 라인의 스페이스(Space) λ2영역에서는 트랜스퍼 게이트 트랜지스터인 워드 라인이 측벽에 상기 스페이서를 형성하면서 소스 및 드레인 영역을 충분하게 노출시킨다. 도핑된 다결정실리콘층등의 전도층를 기판 전체에 증착시키고, 이어서 RIE 에치-백 공정으로 소스 및 드레인 영역사이에 놓인 워드 라인의 스페이스(Space) λ2영역에 플러그를 남긴다. 즉 리소그래피 작업없이 자기 정렬(Self-Aligned)방식으로 플러그를 남긴다. (191)은 비트라인 콘택홀로 소자분리절연층위에 배치된다. (170)은 커패시터 콘택홀로 액티브 영역위에 배치된다.
도 3 에서 보여준 메모리 셀 배열의 단면도에 따른 DRAM의 제조공정도는 도 4a 내지 도 4l에서 설명된다.
도 4a를 참조하면, 소자격리절연층(111) 및 채널스토퍼영역(도시하지 않음)이 p 형 반도체 기판(101)의 주 표면의 소정영역에 형성된다. 그리고 게이트 절연층(115)과 도전물질층 및 층간절연층(117) (119a)이 연속적으로 반도체 기판(101)표면에 형성된다.
상기에서 실리콘산화막의 소자격리절연층(111)은 LOCOS등의 선택산화방법뿐만 아니라 STI를 포함하는 다른 방법으로도 형성할 수 있다. 실리콘산화막의 게이트 절연층(115)은 예를 들면 열산화방법으로 형성되며, 도전물질층(117) 및 층간절연층(119a)은 불순물이 도핑된 다결정실리콘과 산화실리콘을 CVD방법으로 각각 1000 - 2000Å의 두께, 바람직하게는 1500Å의 두께로 증착된다. 상기에서 도전물질층(117)을 불순물이 도핑된 다결정실리콘으로 형성하였으나, 불순물이 도핑된 다결정실리콘 및 텅스텐등의 전이금속으로 이루어진 복합구조로 형성할 수도 있다. 또한, 층간절연층(119a)은 실리콘 산화막 또는 실리콘 질화막등의 절연층으로 구성된다.
도 4b를 참조하면, 도전물질층(117) 및 층간절연층(119a)을 사진 및 식각방법으로 패터닝하여 워드 라인(Word Lines) (117a),(117b),(117c),(117d) 및 (117e)을 형성한다. 이 때, 패터닝된 실리콘 산화막 또는 실리콘 질화막등의 층간절연층(119a)이 워드 라인의 표면에 남게 된다.
상기에서 워드 라인 (117d) 및 (117e)는 소자격리절연층상에 놓인 워드 라인으로 (117d) 과 (117e)의 간격(Spacing)는 λ1이며, 워드 라인 (117b) 및 (117c)는 소스 및 드레인 영역사이에 놓인 워드 라인으로 (117b) 및 (117c)의 간격(Spacing)는 λ2이며, 한편 워드라인 (117a) 와 (117b)의 간격도 λ2이며, 워드라인 (117c) 와 (117d)의 간격도 λ2이다. 상기에서 간격 λ2은 간격 λ1보다 3/2 정도 크도록 한다.도 4c를 참조하면, CVD방법으로 기판(101) 전체 표면에 절연물질을 증착하고, 이 증착된 절연물질을 이방성 RIE 방법으로 에치 백하여 워드라인의 측벽에 사이드월 스페이서(Sidewall Spacer)(120)를 형성한다.이어서, 층간 절연층(119a) 및 스페이서(120)로 덮어진 워드 라인 (117a)(117b) (117c)(117d)(117e)를 마스크로 사용하고 불순물 이온(140)비소(As)를 실리콘 기판(101)의 표면에 에너지 30 KeV, 도즈 4.0 E 15/㎠ 로 이온주입하여 트랜스퍼 게이트(Transfer Gate) 트랜지스터의 소스와 드레인 영역(146)(146)을 형성한다.
상기에서 스페이서(120)는 폭(Width) ω을 갖는 실리콘 산화막 또는 실리콘 질화막 등의 절연층으로 구성된다. 스페이서(120)의 폭(Width) ω은 워드라인(117d)(117e) 간의 간격(Spacing) λ1과 관계가 λ1/2〈ω〈λ1가 되도록 하여 워드 라인(117d) 와 (117e) 간은 상기 스페이서로 갭 필링(Gap Filling)되며, 소스 및 드레인 영역사이에 놓인 워드 라인의 간격(Spacing) λ2영역에서는 트랜스퍼 게이트 트랜지스터인 워드 라인이 측벽에 상기 스페이서를 형성하면서 소스 및 드레인 영역내의 반도체기판을 충분하게 노출시킨다. 스페이서 (120)의 폭(Width) ω 은 스페이서로 남게 될 절연층의 두께와 게이트 전극의 높이(두께)에 의해 결정된다. 예를 들면 워드 라인 (117d) 와 (117e) 의 두께가 1500Å이고, 층간 절연층(119a)의 두께가 1500Å이고, 워드 라인 (117d) 와 (117e) 의 물리적 게이트 길이(Physical Gate Length)가 0.2㎛ (2000Å) 인 경우에, 스페이서로 남게 될 절연층을 두께 700Å로 증착하여 이방성 에칭하면 상기 워드 라인 (117d) 와 (117e)의 측벽에 700Å 정도의 폭(Width) ω의 스페이서 (120)를 형성한다. 상기 워드라인 (117d) 와 (117e) 간의 간격(Spacing) λ1는 0.13 ㎛ (1300Å)로 워드 라인 (117d) 와 (117e) 간은 상기 스페이서(120)로 충진(Filling)된다. 소스 및 드레인 영역사이에 놓인 워드 라인 (117b) 및 (117c)의 간격(Spacing) λ2는 워드라인의 물리적 게이트 길이(Physical Gate Length)인 0.2㎛ (2000Å) 이다. KrF 엑시머 레이저를 이용한 리소그래피로 간격(Spacing) 0.13 ㎛ (1300Å)의 워드라인 (117d) 와 (117e)를 패터닝한다.
도 4d를 참조하면, 도핑된 다결정실리콘층등의 전도층를 기판 전체에 증착시키고, 이어서 RIE 에치-백 공정으로 소스 및 드레인 영역사이에 놓인 워드 라인의 간격(Spacing) λ2영역에만 플러그 (129),(128),(129)를 남긴다. 즉 리소그래피 작업없이 자기 정렬(Self-Aligned)방식으로 플러그를 남긴다.
상기에서 워드라인 상부의 층간절연층(119a) 및 측벽에 사이드월 스페이서(Sidewall Spacer)(120)를 층간절연층(124)으로 명명한다. 플러그는 RIE(Reactive Ion Etching, 이하 RIE 이라 칭함)방법을 이용한 에치-백(Etch-Back) 공정뿐만 아니라 CMP를 포함하는 다른 방법으로도 형성할 수 있다.
도 4e를 참조하면, 반도체 기판 표면 전체에 증착된 절연층(161)으로 플러그를 절연하며 사진 및 식각 방법으로 비트라인 연결부 플러그상에 콘택홀(도시 안 함)을 형성하고, 도핑된 다결정실리콘 층 또는 금속층 및 금속 실리사이드 층 또는 텅스텐 등의 전이금속등의 전도층을 CVD방법이나, 또는 스퍼터링(Sputtering)방법으로 반도체 기판 표면에 증착 및 사진/식각작업으로 패터닝하여 비트 라인(Bit Line)(도시 안 함)을 형성한다. 이어서 100Å 이상의 두께를 갖는 질화막(Si3N4)등의 에치 정지막(163)이 층간 절연층(161)상에 형성되며, 이어서 5000Å이상의 두께를 갖는 실리콘 산화막(SiO2)(165a)이 질화막(163)상에 형성된다.
상기에서 비트 라인은 메모리 셀 어레이의 소자격리절연층위에 놓이며, 워드 라인과 수직인 방향으로, MOS 트랜지스터로 두 개의 트랜스퍼 게이트 트랜지스터가 놓인 메모리 셀 어레이의 액티브 영역과 평행방향으로 배열된다.
도 4f를 참조하면, 인접한 커패시터를 격리하는 커패시터 절연층(165)을 산화막(165a)을 에칭하여 형성되며, 에치 정지막인 질화막과 산화막의 식각 선택비는 상당히 높다. 그러므로 에칭공정시, 질화막은 산화막과는 다른 식각 레이트(Rate)로 식각된다.
도 4g를 참조하면, 소스 및 드레인 영역위의 커패시터 노드(Capacitor Node)연결부(129)의 플러그를 노출하는 콘택 홀(Contact Holes)(170),(170)이 사진 및 식각공정으로 형성된다.
도 4h를 참조하면, 두께 500 -1500Å, 바람직하게는 1000Å 두께의 다결정실리콘막(172)이 콘택홀의 내부 표면(170) 및 질화막의 표면(163) 및 커패시터 절연층(165)의 표면에 CVD 방법으로 증착된다. 이어서 두꺼운 두께의 레지스트(175)를 다결정실리콘막(172)의 표면상에 도포된다.
도 4i를 참조하면, 레지스트(175)을 에치-백하여 다결정실리콘막(172)의 일부를 노출시킨다.
도 4j를 참조하면, 다결정실리콘막(172)의 노출된 표면을 이방성에칭방법으로 선택적으로 제거한다. 그 결과 다결정실리콘막(172)은 커패시터의 하단 전극(180)을 형성하며 커패시터 절연층(165)으로 서로 절연된다.
도 4k를 참조하면, 레지스트(175)가 에칭방법으로 제거되며, 이어서 커패시터절연층(165)이 플라즈마 에칭방법으로 제거된다. 이어서 질화막등의 유전층(Dielectric Layer)(184)이 하단 전극(180)의 표면에 형성된다.
상기에서 커패시터의 하단 전극(180)의 모양은 실린더 형의 모양을 갖고 있으며, 알려진 제조방법을 이용하여 여러 가지 모양의 하단전극을 형성 할 수 있다. 하단 전극(180)의 표면에 형성된 유전층(Dielectric Layer)(184)은 실리콘 질화막(Si3N4) 또는 실리콘산화막 (SiO2) 또는 그것들의 복합구조층 또는 탄탈룸산화물(Ta2O5) 또는 하프니움산화물(HaO2) 등이다.
도 4l을 참조하면, 두께 2000-3000Å, 바람직하게는 2500Å 두께의 다결정실리콘층의 상부전극(185)이 유전층(184)의 표면에 CVD방법으로 형성된다. 이 후에 절연층(188) 및 배선 층(190)으로 DRAM 의 메모리 셀(Memory Cell)의 제조공정을 마무리한다..
상술한 바와 같이 본 발명에 따른 DRAM의 제조 방법은 반도체 기판에 소자격리절연층으로 둘러싸인 소자형성영역을 형성하며, 상기 소자형성영역에 간격 λ2로 서로 떨어지며 열 방향으로 배열된 워드 라인 (117b),(117c)을 형성하며 동시에 상기 소자형성영역에 인접한 상기 소자격리절연층상에 간격 λ1로 서로 떨어지며 열 방향으로 배열된 워드 라인 (117d),(117e)를 형성하며, 상기 워드 라인 (117b),(117c) 및 상기 워드 라인 (117d),(117e)의 측벽에 폭 ω의 제 1 절연층의 스페이서 (120)를 형성하며, 상기 스페이서(120)로 간격 λ1로 서로 떨어진 상기 워드 라인 (117d),(117e)의 공간을 충진하며, 상기 워드 라인 (117b),(117c)의 양측에 소스 및 드레인 영역(146)(146)을 형성하여 제 1 전도층의 게이트인 트랜스퍼 트랜지스터를 형성하며, 상기 워드 라인과 상기 절연층으로 둘러싸인 상기 소자형성영역의 공간을 자기정렬방식으로 상기 소스 및 드레인 영역(146)(146)과 전기적으로 연결된 제 2 전도층의 플러그로 충진하며, 상기 제 2 전도층의 플러그를 절연하는 제 2 절연층내의 제 1 콘택 홀을 통해 상기 트랜스퍼 트랜지스터사이에 배치된 상기 플러그에 전기적으로 연결되며 행 방향으로 배열된 제 3 전도층의 비트 라인을 형성하며, 상기 제 2 전도층의 플러그를 절연하는 제 3 및 제 2 절연층내의 제 2 콘택 홀을 통해 상기 트랜스퍼 트랜지스터와 상기 워드 라인 (117d),(117e)사이에 배치된 상기 플러그에 전기적으로 연결된 커패시터를 형성한다.
따라서, 본 발명은 워드 라인 (117b),(117c)의 양측에 놓인 소스 및 드레인 영역(146)(146)에 비트라인 연결부 및 커패시터 연결부로 사용되는 플러그를 자기정렬방식으로 패터닝함으로서 공정의 디멘션 허용도(Dimensional Allowance)가 종래기술의 배열과 비교컨대 상대적으로 크게되며, 메모리 셀의 집적도를 향상시킬 수 있는 잇점이 있다.
Claims (5)
- 반도체 기판에 소자형성영역을 한정하는 소자격리절연층을 형성하는 공정과,상기 소자형성영역 및 상기 소자격리절연층 상에 열 방향으로 배열되되 인접하는 것과 상기 소자격리절연층 상에서 간격 λ1을 가지며 상기 소자형성영역 상에서 간격 λ1보다 큰 간격 λ2을 갖는 다수 개의 워드 라인를 형성하는 공정과,상기 소자격리층 상의 간격 λ1을 충진하고 상기 소자형성영역을 노출되도록 상기 다수 개의 워드 라인의 측벽에 폭 ω을 갖는 제 1 절연층의 스페이서를 형성하는 공정과,상기 소자형성영역의 노출된 부분에 소스 및 드레인 영역을 형성하는 공정과,상술한 기판의 전 표면에 도전물질을 증착하고 상기 소자형성영역의 노출된 부분에만 잔류하도록 에치백하는 자기 정렬 방법으로 상기 소스 및 드레인 영역과 전기적으로 연결되는 플러그를 자기 정렬 방법으로 형성하는 공정과,상기 플러그를 절연하는 제 2 절연층을 형성하고 상기 제 2 절연층에 제 1 콘택홀을 형성한 후 상기 제 1 콘택홀 내에 상기 트랜스퍼 트랜지스터사이에 배치된 상기 플러그에 전기적으로 연결되며 행 방향으로 배열된 다수 개의 비트 라인을 형성하는 공정과,상기 다수 개의 비트 라인을 절연하는 제 3 절연층을 형성하고 상기 제 3 및 제 2 절연층에 제 2 콘택 홀을 형성한 후 상기 제 2 콘택홀 내에 상기 비트라인과 연결되지 않은 플러그에 전기적으로 연결된 커패시터를 형성하는 공정을 구비하는 DRAM 제조 방법.
- 청구항 1에 있어서, 상기 다수 개의 워드 라인을 전이금속과 다결정실리콘의 복합 구조로 형성하는 DRAM 제조 방법.
- 청구항 1에 있어서, 상기 제 1 절연층을 실리콘산화막 또는 실리콘질화막으로 형성하는 DRAM 제조 방법.
- 청구항 1에 있어서, 상기 간격 λ2을 상기 간격 λ1보다 크게하는 DRAM 제조 방법.
- 청구항 1에 있어서, 상기 스페이서의 폭(Width) ω이 λ1/2〈ω〈λ1인 DRAM 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990013368A KR100325471B1 (ko) | 1999-04-15 | 1999-04-15 | 디램의 제조 방법 |
| US09/544,548 US6316306B1 (en) | 1999-04-15 | 2000-04-06 | Memory cell array in a dynamic random access memory and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990013368A KR100325471B1 (ko) | 1999-04-15 | 1999-04-15 | 디램의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000066345A KR20000066345A (ko) | 2000-11-15 |
| KR100325471B1 true KR100325471B1 (ko) | 2002-03-04 |
Family
ID=19580233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990013368A KR100325471B1 (ko) | 1999-04-15 | 1999-04-15 | 디램의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6316306B1 (ko) |
| KR (1) | KR100325471B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403629B1 (ko) | 2001-05-29 | 2003-10-30 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| JP2004193483A (ja) * | 2002-12-13 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| KR100564801B1 (ko) * | 2003-12-30 | 2006-03-28 | 동부아남반도체 주식회사 | 반도체 제조 방법 |
| KR100724568B1 (ko) * | 2005-10-12 | 2007-06-04 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| JP2007294629A (ja) * | 2006-04-25 | 2007-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US11107785B2 (en) * | 2019-09-25 | 2021-08-31 | Nanya Technology Corporation | Semiconductor device with a plurality of landing pads and method for fabricating the same |
| TWI727690B (zh) * | 2020-03-05 | 2021-05-11 | 華邦電子股份有限公司 | 非揮發性記憶體裝置及其製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113570A (ja) * | 1988-10-22 | 1990-04-25 | Sony Corp | 半導体メモリ装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964179A (ja) * | 1995-08-25 | 1997-03-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3686129B2 (ja) * | 1995-08-28 | 2005-08-24 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP2803712B2 (ja) * | 1995-11-10 | 1998-09-24 | 日本電気株式会社 | 半導体記憶装置 |
| JP2907122B2 (ja) * | 1996-05-30 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
-
1999
- 1999-04-15 KR KR1019990013368A patent/KR100325471B1/ko not_active IP Right Cessation
-
2000
- 2000-04-06 US US09/544,548 patent/US6316306B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113570A (ja) * | 1988-10-22 | 1990-04-25 | Sony Corp | 半導体メモリ装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6316306B1 (en) | 2001-11-13 |
| KR20000066345A (ko) | 2000-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3703885B2 (ja) | 半導体記憶装置とその製造方法 | |
| US5336629A (en) | Folder Bitline DRAM having access transistors stacked above trench storage capacitors, each such transistor employing a planar semiconductor body which spans adjacent capacitors | |
| US5410169A (en) | Dynamic random access memory having bit lines buried in semiconductor substrate | |
| KR0141218B1 (ko) | 고집적 반도체장치의 제조방법 | |
| US5798544A (en) | Semiconductor memory device having trench isolation regions and bit lines formed thereover | |
| US6008513A (en) | Dynamic random access memory (DRAM) cells with minimum active cell areas using sidewall-space bit lines | |
| US5049957A (en) | MOS type dynamic random access memory | |
| US20090315143A1 (en) | Methods of Forming Integrated Circuit Devices Including Insulating Support Layers and Related Structures | |
| KR100509210B1 (ko) | Dram셀장치및그의제조방법 | |
| KR100438461B1 (ko) | 매립 비트라인 또는 트렌치 커패시터를 갖춘 ｄｒａｍ구조체의 제조 방법 | |
| US6373090B1 (en) | Scheme of capacitor and bit-line at same level and its fabrication method for 8F2 DRAM cell with minimum bit-line coupling noise | |
| JPH0997882A (ja) | 半導体記憶装置及びその製造方法 | |
| KR100325472B1 (ko) | 디램 메모리 셀의 제조 방법 | |
| KR0151012B1 (ko) | 매몰 비트라인 디램 셀 및 제조방법 | |
| KR0132831B1 (ko) | 매몰 비트라인과 핀구조 커패시터를 갖는 반도체장치 셀 제조방법 | |
| US5536673A (en) | Method for making dynamic random access memory (DRAM) cells having large capacitor electrode plates for increased capacitance | |
| US5231044A (en) | Method of making semiconductor memory elements | |
| US5663093A (en) | Method for forming a cylindrical capacitor having a central spine | |
| US6037209A (en) | Method for producing a DRAM cellular arrangement | |
| KR100325471B1 (ko) | 디램의 제조 방법 | |
| KR960006718B1 (ko) | 반도체 기억장치의 커패시터 및 그 제조방법 | |
| KR100327139B1 (ko) | 트랜지스터를가지는메모리셀을포함하는반도체디바이스의제조방법 | |
| US6518613B2 (en) | Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same | |
| US6653230B2 (en) | Semiconductor device having concave electrode and convex electrode and method of manufacturing thereof | |
| US6350650B1 (en) | Method for fabricating a semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130128 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140122 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150121 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20160121 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20170124 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20180122 Year of fee payment: 17 |
|
| LAPS | Lapse due to unpaid annual fee |