KR100438461B1 - 매립 비트라인 또는 트렌치 커패시터를 갖춘 ｄｒａｍ구조체의 제조 방법 - Google Patents

매립 비트라인 또는 트렌치 커패시터를 갖춘 ｄｒａｍ구조체의 제조 방법 Download PDF

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Abstract

기판은 리세스(V)를 포함한다. 상기 리세스(V)의 하단부의 바닥 및 측면에 절연 구조체(I1)가 제공된다. 제 1 전기 전도율을 갖는, 전도성 구조체의 제 1 부분(L1)이 상기 리세스(V)의 하단부에 배치된다. 상기 제 1 전기 전도율보다 작은 제 2 전기 전도율을 갖는, 전도성 구조체의 제 2 부분(L2)은 상기 리세스(V)의 상단부에 배치되고, 적어도 상기 리세스(V)의 측면의 일부에서 기판(I)의 영역에 접한다. 상기 전도성 구조체는 상기 전도성 구조체의 제 1 부분(L1)과 제 2 부분(L2) 사이에 배치되는 확산 베리어(D)를 갖는다. 제 1 실시예에서 상기 전도성 구조체(L1, D, L2)는 수직 트랜지스터를 갖춘 DRAM-셀 장치의 비트라인으로서 형성되며, 이 때 S/Du는 메모리 커패시터에 연결된 하부 소스/드레인 영역을, 그리고 S/Do는 상부 소스/드레인 영역을 나타낸다. 제 2 실시예에서 전도성 구조체(L1', D', L2')는 메모리 커패시터로서 형성되고, 상부 소스/드레인 영역(S/Do')은 비트라인에 연결된다.

Description

매립 비트라인 또는 트렌치 커패시터를 갖춘 ＤＲＡＭ 구조체의 제조 방법{METHOD FOR PRODUCING A DRAM STRUCTURE WITH BURIED BIT LINES OR TRENCH CAPACITORS}
EP 0 852 396 A2에는 집적 회로 장치, 즉 기판 내에 배치되고, DRAM-셀 장치로서 형성된 회로 장치가 기술되어있다. DRAM-셀 장치의 메모리 셀은 하나의 메모리 커패시터 및 하나의 트랜지스터를 포함한다. 메모리 커패시터의 메모리 노드가 기판 내에 매립되고, 트랜지스터의 소스/드레인 영역에 접하며, 상기 소스/드레인 영역은 기판의 도핑 영역으로서 형성된다. 각각의 메모리 셀의 경우 기판에 리세스가 형성된다. 상기 리세스의 하단부의 바닥 및 측면에는 커패시터 유전체가 제공된다. 상기 리세스의 하단부가 도핑된 폴리실리콘으로 채워짐에 따라 메모리 노드가 형성된다. 이어서 상기 리세스 내에 또 다른 도핑된 폴리실리콘이 주입되고, 상기 폴리실리콘은 리세스의 측면에서 기판에 접한다. 템퍼링 단계를 통해 폴리실리콘의 도펀트가 기판 내로 확산되고, 거기에 트랜지스터의 소스/드레인 영역이 형성된다. 게이트 유전체가 형성된 후 리세스 내 메모리 노드 위에 게이트 전극이형성된다. 상기 소스/드레인 영역의 상부에 트랜지스터의 추가 소스/드레인 영역이 형성됨에 따라, 상기 트랜지스터는 기판 표면에 있어서 채널 전류가 수직으로 통과하는 수직 트랜지스터가 된다.
US 5 497 017은 DRAM-셀 장치인 집적 회로 장치에 대해 기술하고 있다. DRAM-셀 장치의 메모리 셀은 하나의 메모리 커패시터 및 하나의 트랜지스터를 포함한다. 비트라인이 기판 내에 매립되어 트랜지스터의 소스/드레인 영역에 전기적으로 연결된다. 비트라인을 형성시키기 위해 기판 내에 트렌치가 형성되며, 상기 트렌치의 에지와 바닥에 절연 구조체가 제공된다. 상기 트렌치가 텅스텐으로 채워짐에 따라 비트라인이 형성된다. 이어서 상기 트렌치의 에지의 상위 부분에 있는 기판 및 절연 구조체의 일부가 제거됨에 따라 비트라인의 측면이 노출된다. 이어서 상기 트랜지스터의 소스/드레인 영역이 선택적 에피택시에 의해 형성된다. 추가의 선택적 에피택시에 의해 상기 소스/드레인 영역 위에 배치된 채널 영역 및 상기 채널 영역 위에 배치된 또 다른 소스/드레인 영역이 형성된다. 트랜지스터는 수직 트랜지스터로서 형성된다.
K. Nakajima의 "Formation mechanism of ultrathin WSiN barrier layer in a W/WNX/Si system"(Applied Surface Science 117/118(1997), 312)에는 높은 전도율을 갖는 게이트 전극이 기술되어있다. 게이트 유전체에 인접하는 게이트 전극의 하위 부분은 도핑된 폴리실리콘으로 형성된다. 게이트 전극의 상위 부분은 텅스텐으로서 형성된다. 게이트 전극의 상위 부분과 하위 부분 사이에는 질소를 함유한 확산 베리어가 배치된다. 상기 확산 베리어는 원소 Si, N 및 W를 함유한 층으로 형성된다. 상기 확산 베리어는 특히 높은 온도에서 텅스텐이 규화되는 것을 막고, 이는 게이트 전극의 전도율을 낮게 만든다. 확산 베리어를 형성하기 위해서 AR 및 N2의 혼합 기체에서 텅스텐-타아겟이 스퍼터링된다.
본 발명은 기판 영역에 전기적으로 연결되는, 기판에 매립된 전도성 구조체를 포함하는 집적 회로 장치 및 상기 장치의 제조 방법에 관한 것이다.
도 1은 제 1 산화막, 질화막, 제 2 산화막, 리세스, 절연 구조체 및 배아층이 형성된 후의 제 1 기판의 횡단면도이고,
도 2는 질소를 함유하는 전도성 구조체의 제 1 부분이 형성되고, 상기 절연 구조체 및 제 2 산화막이 제거된 후의 도 1의 횡단면도이며,
도 3은 전도성 구조체의 제 2 부분, 트랜지스터의 상부 소스/드레인 영역 및 하부 소스/드레인 영역이 형성되고 질화막이 제거된 후의 도 2의 횡단면도이고,
도 4는 절연체, 워드라인, 확산 베리어 및 추가 절연체가 형성된 후의 도 3의 횡단면도이며,
도 5는 제 1 산화막, 리세스, 절연 구조체, 전도성 구조체, 트랜지스터의 하부 및 상부 소스/드레인 영역, 절연체, 추가 절연체 및 워드라인이 형성된 후의 제 2 기판의 횡단면도이다.
도면은 정확한 척도로 작성되어있지 않다.
본 발명의 목적은 기판 내에 매립되는 전도성 구조체를 포함하고, 상기 기판의 한 영역에 전기적으로 연결되며, 적은 프로세스 비용으로 제조될 수 있고, 동시에 상기 전도성 구조체가 높은 전도율을 가질 수 있는 집적 회로 장치 및 상기 집적 회로 장치를 제조하기 위한 방법을 제공하는 것이다.
상기 목적은 기판 내에 매립되는 전도성 구조체를 포함하고, 상기 기판의 한 영역에 전기적으로 연결되는 집적 회로 장치에 의해 달성되며, 상기 집적 회로 장치에서는 전도성 구조체가 제 1 부분, 제 2 부분 및 확산 베리어를 포함한다. 상기 기판은 리세스를 포함한다. 상기 리세스의 하위 부분의 에지 및 바닥에는 절연 구조체가 제공된다. 제 1 전도율을 갖는, 전도성 구조체의 제 1 부분이 상기 리세스의 하위 부분에 배치된다. 상기 제 1 전도율보다 작은 제 2 전도율을 갖는, 전도성 구조체의 제 2 부분이 리세스의 더 높은 부분에 배치되고 상기 리세스의 에지 중 적어도 하나의 일부에서 기판 영역에 인접한다. 상기 전도성 구조체의 제 1 부분과 제 2 부분 사이에 확산 베리어가 형성된다.
또한 상기 목적은 기판 내에 매립된 전도성 구조체를 포함하고, 기판의 한 영역에 전기적으로 연결되는 집적 회로 장치를 제조하는 방법에 의해 달성되며, 상기 방법에서는 먼저 기판 내에 리세스가 형성되고, 상기 리세스의 하위 부분의 에지 및 바닥에 절연 구조체가 제공된다. 제 1 전도율을 갖는, 전도성 구조체의 제 1 부분이 상기 리세스의 하위 부분에 배치되도록 형성된다. 이어서 상기 전도성 구조체의 제 1 부분 위에 재료가 증착된다. 상기 제 1 전도율보다 작은 제 2 전도율을 갖는, 전도성 구조체의 제 2 부분은 리세스의 더 높은 부분에 배치되도록, 그리고 상기 리세스의 에지 중 적어도 하나의 일부에서 기판 영역에 인접하도록 상기 재료 위에 형성된다. 상기 전도성 구조체의 제 1 부분과 제 2 부분 사이에는 상기 재료를 이용하여 마찬가지로 상기 전도성 구조체의 일부인 확산 베리어가 형성된다.
상기 확산 베리어는 전도성 구조체의 제 1 부분이 기판을 형성하는 재료 내로 쉽게 확산되거나, 상기 기판의 재료에 반응하는 재료로 형성될 수 있게 해 준다. 기판이 예컨대 실리콘으로 형성되면, 전도성 구조의 제 1 부분은 온도 상승시 금속으로부터 낮은 전도율을 갖는 금속 규화물이 생성되지 않아도 금속을 함유할 수 있다.
확산 베리어는 절연 재료로 형성될 수 있으며, 전극의 터널을 가능하게 하는 두께를 갖는다. 상기 절연 재료는 예컨대 SiO2또는 질화규소일 수 있다.
바람직하게는 상기 확산 베리어가 전도성 재료로 형성되고, 그럼으로써 전도성 구조체의 제 1 부분의 금속과 제 2 부분의 실리콘 사이의 콘택 저항이 매우 작아지며, 따라서 결과적으로 전도성 구조체의 더 높은 전도율이 달성된다.
또한 상기 확산 베리어는 산소와의 접촉으로 금속 상에 예기치 않게 발생할 수 있는 얇은 산화막의 파괴를 일으킨다.
전도성 구조체의 제 1 부분은 상기 전도성 구조체의 전도율을 높게 하는 역할을 한다. 집적 회로 장치를 제조하기 위한 프로세스 비용은 전도성 구조의 제 2 부분에 의해 절감될 수 있다. 왜냐하면 전도성 구조체가 형성된 후에도 전도성 구조체의 높은 전도율의 손실이 없이 고온을 이용한 방법 단계가 가능하기 때문이다. 따라서 예컨대 트랜지스터의 소스/드레인 영역 또는 게이트 유전체가 주입 및 템퍼링을 통해 형성될 수 있다. 비용이 많이 드는 에피택시는 생략될 수 있다.
전도성 구조체의 제 2 부분은 바람직하게는 기판의 재료 내로 쉽게 확산되지 않는 물질을 함유한다. 기판이 실리콘을 함유하는 경우, 바람직하게는 상기 전도성 구조체의 제 2 부분이 폴리실리콘을 함유한다.
확산 베리어는 예컨대 질소를 함유한다.
기판이 실리콘으로 형성되는 경우에는 전도성 구조체의 제 1 부분의 재료로서 텅스텐이 매우 적절하다. 왜냐하면 실리콘의 열적 팽창 계수 및 텅스텐의 열적 팽창 계수가 매우 유사함에 따라 전도성 구조체의 제 1 부분이 기판 내에 매립되지 않아도 온도 변동시 기계 전압 및 그로 인한 결함이 방지되기 때문이다. 전도성 구조체의 제 1 부분이 텅스텐으로 형성되면, 확산 베리어는 질소, 텅스텐 및 실리콘을 함유한다.
전도성 구조체의 제 1 부분을 예컨대 몰리브덴, 티탄, 니오브, 루테늄 또는탄탈과 같은 다른 재료로 형성하는 것도 본 발명의 범주 내에 속한다.
전도성 구조체의 제 2 부분에 인접하는 기판 영역이 도핑될 수 있다. 예컨대 기판 영역은 트랜지스터의 소스/드레인 영역이다. 이러한 경우 제조 방법을 간편화하기 위해서는 전도성 구조체의 제 2 부분의 폴리실리콘이 기판 영역과 동일한 도전형으로 도핑되는 것이 바람직하다. 이 경우 기판 영역의 형성은, 전도성 구조체의 제 2 부분의 폴리실리콘의 도펀트가 템퍼링 단계에 의해 기판 내로 확산되어 거기에 기판 영역이 형성됨으로써 간단하게 이루어질 수 있다.
전도성 구조체의 제 1 부분은 재료의 증착에 의해 형성된다. 리세스가 임의의 재료로 채워진다. 이어서 상기 재료는 바람직한 깊이까지 에치백된다. 전도성 구조체의 제 1 부분의 재료가 바람직하게는 CVD-공정을 통해 증착됨에 따라, 상기 전도성 구조체의 제 1 부분은 리세스의 에지에 배치되는, 수평으로 연장되는 섬유, 즉 길쭉한 미세결정을 가진다.
리세스의 에지 및 바닥을 덮는 배아층이 사용될 수 있다.
상기 리세스의 깊이가 그 폭보다 2 배 이상 깊은 경우에는 상기 방법이 매우 빠르다. 왜냐하면 증착된 재료의 두께가 리세스의 폭의 절반에 상응하는 경우, 리세스는 그 깊이와 무관하게 채워지기 때문이다.
배아층은 예컨대 상기 배아층을 구성하는 소량의 물질이 증착됨에 따라 형성될 수 있다. 그러나 배아층은 생략될 수도 있다.
대안으로 전도성 구조의 제 1 부분이 배아층 상에서의 선택적 성장을 통해 형성될 수 있다. 이를 위해 절연 구조체가 형성된 후, 상기 절연 구조체의 리세스의 바닥에 배치되는 부분에 배아층이 형성된다. 선택적 성장은 하부로부터 상부 방향으로 이루어지기 때문에 전도성 구조의 제 1 부분은 밑에서 위로 뻗는 종방향 섬유(longitudinal fiber)를 갖는다. CVD-방법과 달리, 리세스의 바닥을 에치백할 때 리세스를 부식시킬 수 있는 이음새가 리세스의 중앙에 형성될 위험이 없다. 또한 재료의 에치백은 필요하지 않다. 전도성 구조체의 제 1 부분의 상부 표면의 높이는 제 2 에칭 깊이, 즉 에치백할 경우의 깊이와 리세스의 깊이의 차에 의해 결정되는 것이 아니라 성장에 의해 결정되기 때문에 전술한 높이가 더 정확하게 조절될 수 있다.
배아층은 예컨대 주입 또는 스퍼터링, 바람직하게는 강하게 충격을 가하는 스퍼터링(예컨대 이온화 금속 PVD)을 통해 형성될 수 있다. 스퍼터링시 금속은 리세스의 에지뿐만 아니라 리세스의 외부에도 증착된다. 강하게 충격을 가하는 스퍼터링시 스퍼터링된 미립자가 대부분 동일한 입사각을 갖는다. 리세스의 외부에 증착되는 재료는 예컨대 화학적 물리적 폴리싱에 의해 또는 리세스를 채우는 레지스트 마스크를 이용한 에칭에 의해 제거될 수 있다. 리세스의 에지에 증착되는 재료는 예컨대 이방성 에칭에 의해 제거될 수 있다. 전도성 구조체의 제 1 부분이 텅스텐 또는 루테늄으로 형성되면, 배아층은 바람직하게는 그에 상응하는 동일한 금속 또는 실리콘으로 형성된다.
배아층의 두께는 바람직하게는 1nm 내지 5nm 사이이다. 배아층이 실리콘으로 형성되면 상당한 양의 규화금속의 형성을 위해 더 두꺼운 배아층이 유도될 수 있고, 이로써 전도성 구조체의 전기 저항이 증가될 수 있다.
전도성 구조체의 제 1 부분은 스퍼터링에 의해서도 형성될 수 있다. 이 경우에는 배아층이 불필요하다. 리세스의 에지에 극소량의 재료가 증착됨에 따라 단시간의 이방성 에칭 단계로도 충분히 리세스의 에지에 증착된 재료를 전도성 구조체의 제 1 부분의 상부에서 제거할 수 있기 때문에 강하게 충격을 가하는 스퍼터링이 매우 바람직하다.
확산 베리어는 전도성 구조체의 제 1 부분이 형성된 후 질소가 주입됨으로써 형성될 수 있다. 전도성 구조의 제 2 부분이 형성된 후, 템퍼링 단계를 통해 질소 및 상기 전도성 구조에 인접한 부분들로부터 확산 베리어가 형성된다.
대안으로 전도성 구조체의 제 1 부분이 형성된 후, 상기 전도성 구조체의 제 1 부분의 금속과 동일한 금속을 함유하는 질화금속이 증착될 수 있다. 템퍼링 단계를 통해 상기 질화금속 및 전도성 구조체의 제 2 부분의 일부로부터 확산 베리어가 형성된다.
상기 확산 베리어의 일부는 전도성 구조의 제 1 부분으로 형성될 수도 있다. 이를 위해 전도성 구조체의 제 1 부분이 질화금속으로 형성된다. 템퍼링 단계를 통해 상기 질화금속의 질소가 전도성 구조체의 제 1 부분의 상부면으로 확산된다. 상기 전도성 구조체의 제 1 부분의, 질소가 농축된 층이 확산 베리어의 일부가 된다.
집적 회로 장치는 예컨대 각각 적어도 하나의 트랜지스터를 포함하는 메모리 셀을 갖춘 DRAM-셀 장치일 수 있다. 전도성 구조체의 제 2 부분에 인접하는 기판 영역은 예컨대 트랜지스터의 한 소스/드레인 영역이다.
전도성 구조체는 비트라인으로서 작용할 수 있다. 이 경우 절연 구조체는 비트라인과 기판 사이의 상당한 커패시턴스를 감소시킬 정도로 두껍다.
대안으로 상기 전도성 구조체가 마찬가지로 메모리 셀의 일부인 커패시터의 메모리 노드로서 작용할 수 있다. 이 경우 절연층은 커패시터의 커패시터 유전체로서 작용할 수 있도록 형성된다.
패킹 밀도를 증가시키기 위해 트랜지스터가 수직 트랜지스터로서 형성될 수 있다. 소스/드레인 영역의 상부에 상기 트랜지스터의 또 다른 소스/드레인 영역이 배치되어 리세스의 에지에 인접하며, 상기 리세스에서는 전도성 구조체의 제 2 부분이 상기 소스/드레인 영역에 인접한다. 상기 소스/드레인 영역과 또 다른 소스/드레인 영역 사이에는 트랜지스터의 채널 영역이 배치된다. 절연체가 상기 전도성 구조체 및 상기 전도성 구조체의 상부에 배치된 리세스의 에지 부분을 덮는다. 트랜지스터의 게이트 전극이 상기 리세스 내에 배치되고, 상기 절연체에 의해 전도성 구조체 및 기판으로부터 분리된다. 채널 영역의 범위 내에서 상기 절연체가 게이트 유전체로서 작용한다.
상기 절연체의 적어도 일부는 열적 산화에 의해 형성될 수 있다.
대안으로 상기 트랜지스터가 플레이너 트랜지스터로서 형성될 수 있다.
패킹 밀도를 증가시키기 위해서는 전도성 구조체의 제 1 부분이 리세스의 에지에서만 기판의 영역에 인접하는 것이 바람직하다. 이 경우 서로 인접한 전도성 구조체들간에 누설 전류의 발생이 없이 상이한 메모리 셀들의 리세스들이 서로 가깝게 배치될 수 있다.
하기에는 본 발명의 실시예들이 도면을 참고로 더 자세히 설명된다.
제 1 실시예에서는 단결정 실리콘으로 이루어진 제 1 기판(1)이 제공된다.
마스크의 형성을 위해 SiO2가 열 산화에 의해 약 20nm의 두께로 형성된다. 그 위에 약 50nm 두께의 질화규소가 증착됨으로써 질화막(N)이 형성된다. 제 2 산화막(O2)을 형성하기 위해 SiO2가 약 200nm의 두께로 증착된다(도 1 참조).
폭이 약 100 nm이고, 서로 약 100 nm의 간격을 갖는 스트립 형태의 포토레지스트 마스크(도시되지 않음)를 이용하여 제 2 산화막(O2), 질화막(N) 및 제 1 산화막(O1)이 패턴화됨으로써 기판(1)이 부분적으로 노출된다(도 1 참조).
이어서 기판(1)이 예컨대 HBr이 약 500 nm 깊이로 에칭됨에 따라 스트립 형태의 수평 횡단면을 갖는 리세스(V)가 형성된다. 이 때 패턴화된 제 2 산화막(O2), 질화막(N) 및 제 1 산화막(O1)이 마스크로서 작용한다.
약 10 nm 두께의 절연 구조체(I1)를 형성하기 위해 열적 산화가 실시된다(도 1 참조). 절연 구조체(I1)는 리세스(V)의 에지 및 바닥을 덮는다.
이어서 약 5keV의 에너지 및 약 5*1015cm-2의 주입량으로 실리콘의 주입이 실시됨에 따라, 약 800℃에서 템퍼링 단계가 실시된 후 리세스(V)의 바닥에 2nm 두께의 배아층(K)이 형성된다(도 1 참조).
CVD-방법에서는 상기 배아층(K) 위에 텅스텐이 선택적으로 성장함에 따라 리세스(V)의 하위 부분에 전도성 구조체의 제 1 부분(L1)이 형성된다(도 2 참조). 전도성 구조체의 제 1 부분(L1)의 두께는 약 100nm이다.
화학적-물리적 폴리싱을 통해 제 2 산화막(O2)이 제거된다.
리세스(V)의 제 1 에지를 덮는 스트립 형태의 제 2 포토레지스트 마스크(도시되지 않음)를 이용하여, 상기 제 1 에지의 맞은편에 놓인 리세스(V)의 제 2 에지에 있는 전도성 구조체의 제 1 부분(L1)의 상부에 배치된, 예컨대 HF를 함유한 절연 구조체(I1)의 일부가 제거된다. 이어서 제 2 포토레지스트 마스크가 제거된다.
전도성 구조체의 제 2 부분(L2)을 형성하기 위해 인시튜 도핑된 폴리실리콘이 약 50nm의 두께로 증착됨에 따라 리세스(V)가 채워진다. 이어서 질화막(N)이 노출될 때까지 폴리실리콘이 화학적 물리적 폴리싱에 의해 평탄화된다. n-도핑된 이온이 주입됨에 따라 트랜지스터의 상부 소스/드레인 영역(S/Do)이 형성되고, 상기 영역(S/Do)은 서로 인접한 리세스들(V) 사이에 배치된다(도 3 참조). 그런 다음 폴리실리콘이 에치백됨에 따라 약 20nm 두께의, 전도성 구조체의 제 2 부분(L2)이 리세스(V)의 더 높은 부분에 형성된다(도 3 참조).
인산을 사용하여 질화막(N)을 제거한다(도 3 참조). 이어서 산소 주입이 실시됨에 따라 제 1 산화막(O1) 및 전도성 구조체의 제 2 부분(L2)의 상부가 산소로 도핑된다.
절연체(I2)를 형성하기 위해 열적 산화가 실시된다. 산소 주입에 의해 상기 절연체(I2)가 전도성 구조체의 제 2 부분(L2)에서 리세스(V)의 제 2 에지에서보다 더 두껍게 성장한다. 리세스(V)의 제 2 에지에서 절연체(I2)의 두께는 약 5nm이다(도 4 참조).
워드라인(W)을 형성하기 위해 인시튜 도핑된 폴리실리콘이 약 50nm의 두께로 증착됨에 따라 리세스(V)가 채워진다(도 4 참조). 그 위에 텅스텐 규화물이 약 80nm의 두께로 증착된다. 추가 절연체(I3)를 형성하기 위해 질화규소가 약 50nm의 두께로 증착된다.
제 1 포토레지스트 마스크의 스트립에 대해 횡으로 연장하고, 폭이 약 100 nm이며, 서로 약 100 nm의 간격을 갖는 스트립 형태의 제 3 포토레지스트 마스크(도시되지 않음)를 이용하여, 상기 절연체(I2)의, 전도성 구조체의 제 2 부분(L2) 위에 배치된 부분이 노출될 때까지 질화규소, 텅스텐 규화물 및 폴리실리콘이 SiO2에 대해 선택적으로 에칭된다. 그로 인해 텅스텐 규화물 및 폴리실리콘으로부터 워드라인(W)이 형성된다.
이어서 기판(1)이 노출될 때까지 SiO2가 증착 및 에치백된다.
전도성 구조체 중 하나를 따라 서로 인접한 트랜지스터들로부터 상부 소스/드레인 영역(S/Do) 내지는 하부 소스/드레인 영역(S/Du)을 분리하기 위해, 기판(1)을 에칭함으로써 워드라인들(W) 사이 및 리세스들(V) 사이에 추가 리세스(도시되지 않음)가 형성되며, 상기 추가 리세스(V)는 정사각형의 수평 횡단면을 가지고 상기 리세스(V)의 더 높은 부분보다 깊이가 더 깊다. 결과적으로 상부 소스/드레인 영역(S/Do)은 워드라인(W)의 아래에 배치된다.
리세스(V)내에서 전도성 구조체의 제 2 부분(L2) 위에 배치되는 워드라인(W)의 부분은 트랜지스터의 게이트 전극으로서 작용한다. 리세스(V)의 제 2 에지에 배치된 절연체(I2) 부분은 트랜지스터의 게이트 유전체로서 작용한다. 하부 소스/드레인 영역(S/Du)과 상부 소스/드레인 영역(S/Do) 사이에 배치된 기판(1) 부분은 트랜지스터의 채널 영역(Ka)으로서 작용한다. 전도성 구조체는 비트라인으로서 작용한다. 전도성 구조체는 기판(1) 내에 매립되고 상기 기판(1) 영역, 즉 하부 소스/드레인 영역(S/Du)에 연결된다.
이어서 트랜지스터의 상부 소스/드레인 영역(S/Do)에 각각 연결되는 메모리커패시터(도시되지 않음)가 형성된다. 기술한 방법에 의해 형성된 DRAM-셀 장치의 메모리 셀은 트랜지스터들 중 하나 및 상기 트랜지스터에 연결된 커패시터들 중 하나를 포함한다.
제 2 실시예에서는 단결정 실리콘으로 이루어진 제 2 기판(2)이 제공된다. 상기 기판(2)의 표면의 약 1㎛ 밑에 약 7㎛ 두께의 n-도핑된 층(P')이 배치된다.
제 1 실시예에서와 같이 제 1 산화막(O1)으로 된 마스크가 질화막 및 제 2 산화막에 형성된다. 이어서 제 1 실시예와 달리 측면 길이가 약 100nm인 정사각형 수평 횡단면을 가지며 깊이가 약 7㎛인 리세스(V')가 형성된다. 제 1 실시예와는 달리 산화질소로 형성되고 두께가 약 7nm인 제 1 절연 구조체(I1')가 형성된다.
제 1 실시예에서와 같이 배아층(K'), 전도성 구조체의 제 1 부분(L1')이 형성되고, 질소가 주입되며 절연 구조체(I1')의 일부분이 제거된다.
제 1 실시예에서와 같이 전도성 구조의 제 2 부분(L2'), 확산 베리어(D'), 상부 소스/드레인 영역(S/Do'), 하부 소스/드레인 영역(S/Du'), 절연체(I2'), 워드라인(W') 및 추가 절연체(I3')가 형성된다(도 5 참조).
전도성 구조체는 메모리 커패시터의 메모리 노드로서 작용한다. 절연 구조체(I1')는 메모리 커패시터의 커패시터 유전체로서 작용한다. 기판(2)의 도핑된 층(P')은 메모리 커패시터의 공통 커패시터 플레이트로서 작용한다.
이어서 워드라인(W')에 대해 횡으로 연장되고 콘택을 통해 상부 소스/드레인 영역(S/Do')에 연결되는 비트라인들(도시되지 않음)이 형성된다.
본 발명의 범주에 속하는 많은 변형예들이 고려될 수 있다. 특히 기술한층, 마스크 및 리세스들의 크기는 각각의 요구에 매칭될 수 있다. 전도성 구조의 제 1 부분은 예컨대 몰리브덴 또는 탄탈과 같은 다른 재료로 형성될 수 있다.
대안으로 추가 리세스들은, 하부 소스/드레인 영역은 서로 분리시키기 않고 상부 소스/드레인 영역들만 서로 분리시킬 정도로 얕을 수 있다. 즉, 이러한 경우 추가 리세스들은 기존 리세스들의 더 높은 부분보다 얕다.

Claims (16)

  1. 기판 내에 매립된 전도성 구조체를 포함하며, 기판의 한 영역에 전기적으로 연결되는 집적 회로 장치로서,
    - 기판(1)이 리세스(V)를 포함하고,
    - 상기 리세스(V)의 하위 부분의 에지 및 바닥에 절연 구조체(I1)가 제공되며,
    - 전도성 구조체의 제 1 부분(L1)이 제 1 전도율을 가지고 상기 리세스(V)의 하위 부분에 배치되며,
    - 전도성 구조체의 제 2 부분(L2)이 상기 제 1 전도율보다 작은 제 2 전도율을 가지고, 리세스(V)의 더 높은 부분에 배치되며, 상기 리세스(V)의 에지 중 적어도 하나의 일부에서 기판(1) 영역에 인접하고,
    - 상기 전도성 구조체는 확산 베리어(D)를 포함하며, 상기 확산 베리어(D)는 상기 전도성 구조체의 제 1 부분(L1)과 제 2 부분(L2) 사이에 배치되는 것을 특징으로 하는 집적 회로 장치.
  2. 제 1항에 있어서,
    - 상기 전도성 구조체의 제 1 부분(L1)은 금속을 함유하고,
    - 상기 전도성 구조체의 제 2 부분(L2)은 폴리실리콘을 함유하며,
    - 상기 확산 베리어(D)는 질소를 함유하는 것을 특징으로 하는 집적 회로 장치.
  3. 제 2항에 있어서,
    - 상기 기판(1)이 실리콘을 함유하고,
    - 상기 전도성 구조체의 제 2 부분(L2)의 폴리실리콘이 도핑되며,
    - 상기 전도성 구조체의 제 2 부분(L2)에 인접하는 기판(1) 영역이 도핑되는 것을 특징으로 하는 집적 회로 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    - 상기 금속은 텅스텐이고,
    - 상기 확산 베리어(D)는 텅스텐, 실리콘 및 질소를 함유하는 것을 특징으로 하는 집적 회로 장치.
  5. 제 3항에 있어서,
    - 상기 집적 회로 장치는 각각 적어도 하나의 트랜지스터를 포함하는 메모리 셀을 갖춘 DRAM-셀 장치이고,
    - 상기 전도성 구조체는 비트라인이며,
    - 상기 전도성 구조체의 제 2 부분(L2)에 인접하는 기판(1) 영역은 트랜지스터의 소스/드레인 영역(S/Du)인 것을 특징으로 하는 집적 회로 장치.
  6. 제 3항에 있어서,
    - 상기 집적 회로 장치는 각각 적어도 하나의 트랜지스터 및 하나의 커패시터를 포함하는 메모리 셀을 갖춘 DRAM-셀 장치이고,
    - 상기 전도성 구조체는 상기 커패시터의 메모리 노드이며,
    - 상기 절연 구조체(I1')는 상기 커패시터의 커패시터 유전체로서 작용할 수 있도록 형성되고,
    - 상기 전도성 구조체의 제 2 부분(L2)에 인접하는 기판(2) 영역이 상기 트랜지스터의 소스/드레인 영역(S/Du')인 것을 특징으로 하는 집적 회로 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    - 절연체(I2)가 상기 전도성 구조체 및 상기 전도성 구조체의 상부에 배치되는, 리세스(V)의 에지 부분을 덮고,
    - 트랜지스터의 게이트 전극이 상기 리세스(V) 내에 배치되며, 상기 절연체(I2)에 의해 전도성 구조체 및 기판(1)으로부터 분리되고,
    - 상기 트랜지스터의 또 다른 소스/드레인 영역(S/Do)이 상기 소스/드레인 영역(S/Du)의 상부에 배치되며, 상기 리세스(V)의 에지에 인접하는 것을 특징으로 하는 집적 회로 장치.
  8. 기판 내에 매립된 전도성 구조체를 포함하고, 기판의 한 영역에 전기적으로 연결되는 집적 회로 장치를 제조하는 방법으로서,
    - 기판(1) 내에 리세스(V)가 형성되고,
    - 상기 리세스(V)의 하위 부분의 에지 및 바닥에 절연 구조체(I1)가 제공되며,
    - 제 1 전도율을 가지는, 전도성 구조체의 제 1 부분(L1)이 상기 리세스(V)의 하위 부분에 배치되도록 형성되며,
    - 상기 전도성 구조체의 제 1 부분(L1) 위에 재료가 증착되고,
    - 상기 제 1 전도율보다 작은 제 2 전도율을 가지는, 전도성 구조체의 제 2 부분(L2)이 리세스(V)의 더 높은 부분에 배치되고 상기 리세스(V)의 에지 중 적어도 하나의 일부에서 기판(1) 영역에 인접하도록 상기 재료 위에 형성되며,
    - 상기 전도성 구조체의 제 1 부분(L1)과 제 2 부분(L2) 사이에 상기 재료를 이용하여 확산 베리어(D)가 형성되는 것을 특징으로 하는 집적 회로 장치를 제조하는 방법.
  9. 제 8항에 있어서,
    - 상기 전도성 구조체의 제 1 부분(L1)은 금속을 함유하고,
    - 폴리실리콘이 증착 및 에치백됨으로써 상기 전도성 구조체의 제 2 부분(L2)이 형성되며,
    - 상기 확산 베리어(D)는 질소를 함유하는 것을 특징으로 하는 집적 회로 장치를 제조하는 방법.
  10. 제 9항에 있어서,
    - 상기 절연 구조체(I1)가 형성된 후 주입이 실시됨에 따라 상기 리세스(V)의 바닥에 배치되는 절연 구조체(I1)의 부분에 배아층(K)이 형성되고,
    - 상기 전도성 구조체의 제 1 부분(L1)이 선택적 성장을 통해 상기 배아층(L) 위에 형성되는 것을 특징으로 하는 집적 회로 장치를 제조하는 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    - 상기 전도성 구조체의 제 1 부분(L1)이 형성된 후 질소가 주입되고, 이어서 전도성 구조의 제 2 부분(L2)이 형성되며,
    - 템퍼링 단계가 수행됨에 따라 확산 베리어(D)가 형성되는 것을 특징으로 하는 집적 회로 장치를 제조하는 방법.
  12. 제 9 항 또는 제 10 항에 있어서,
    - 상기 기판(1)이 실리콘을 함유하고,
    - 상기 전도성 구조체의 제 2 부분(L2)의 폴리실리콘이 도핑되며,
    - 템퍼링 단계에 의해 상기 전도성 구조체의 제 2 부분(L2)의 도펀트가 기판(1) 내로 확산되고, 그로 인해 상기 전도성 구조체의 제 2 부분(L2)에 인접하는 기판(1) 영역이 도핑되는 것을 특징으로 하는 집적 회로 장치를 제조하는 방법.
  13. 제 9 항 또는 제 10 항에 있어서,
    - 상기 금속은 텅스텐인 것을 특징으로 하는 집적 회로 장치를 제조하는 방법.
  14. 제 12항에 있어서,
    - 상기 집적 회로 장치로서 메모리 셀을 갖춘 DRAM-셀 장치가 형성되고,
    - 상기 메모리 셀을 위해 각각 적어도 하나의 트랜지스터가 형성되며,
    - 상기 전도성 구조체의 제 2 부분(L2)에 인접하는 기판(1) 영역이 트랜지스터의 소스/드레인 영역(S/Do)으로서 형성되고,
    - 상기 전도성 구조체가 비트라인으로서 형성되는 것을 특징으로 하는 집적 회로 장치를 제조하는 방법.
  15. 제 12항에 있어서,
    - 상기 집적 회로 장치로서 메모리 셀을 갖춘 DRAM-셀 장치가 형성되고,
    - 상기 메모리 셀을 위해 각각 적어도 하나의 트랜지스터 및 하나의 커패시터가 형성되며,
    - 상기 전도성 구조체의 제 2 부분(L2')에 인접하는 기판(2) 영역이 트랜지스터의 소스/드레인 영역(S/Du')으로서 형성되고,
    - 상기 전도성 구조체가 커패시터의 메모리 노드로서 형성되며,
    - 상기 절연 구조체(I1')는 커패시터의 커패시터 유전체로서 작용할 수 있도록 형성되는 것을 특징으로 하는 집적 회로 장치를 제조하는 방법.
  16. 제 14항에 있어서,
    - 상기 전도성 구조체의 제 2 부분(L2)이 형성된 후 열적 산화가 실시됨에 따라 절연체(I2)가 상기 전도성 구조 및 상기 전도성 구조체의 상부에 배치되는, 리세스(V)의 에지 부분을 덮고,
    - 상기 절연체(I2)가 형성된 후 트랜지스터의 게이트 전극이 상기 리세스(V) 내에 배치되며, 상기 절연체(I2)에 의해 전도성 구조체 및 기판(1)으로부터 분리되며,
    - 상기 트랜지스터의 또 다른 소스/드레인 영역(S/Do)이 리세스(V)의 에지에 인접하도록 상기 소스/드레인 영역(S/Du)의 상부에 형성되는 것을 특징으로 하는 집적 회로 장치를 제조하는 방법.
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