JPH05110018A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05110018A JPH05110018A JP3271621A JP27162191A JPH05110018A JP H05110018 A JPH05110018 A JP H05110018A JP 3271621 A JP3271621 A JP 3271621A JP 27162191 A JP27162191 A JP 27162191A JP H05110018 A JPH05110018 A JP H05110018A
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Abstract
(57)【要約】
【目的】熱酸化によるストレスの少ない、電荷保持性の
優れた溝型キャパシタを有するＤＲＡＭを形成する。 【構成】Ｎ+ 層１０３，容量絶縁膜１０４，多結晶シリ
コン膜１０５からなる溝型キャパシタの上部に、耐酸化
性を有する窒化シリコン膜１１５を形成することによ
り、その後の工程における熱処理による溝型キャパシタ
部でのストレスを防ぐ機能をもたせる。溝型キャパシタ
形成時に、ソース・ドレイン領域の一方がＮ+ 層１０３
と、他方がタングステンシリサイド配線１１４と、電気
的に接続されたＭＯＳトランジスタを形成する。
優れた溝型キャパシタを有するＤＲＡＭを形成する。 【構成】Ｎ+ 層１０３，容量絶縁膜１０４，多結晶シリ
コン膜１０５からなる溝型キャパシタの上部に、耐酸化
性を有する窒化シリコン膜１１５を形成することによ
り、その後の工程における熱処理による溝型キャパシタ
部でのストレスを防ぐ機能をもたせる。溝型キャパシタ
形成時に、ソース・ドレイン領域の一方がＮ+ 層１０３
と、他方がタングステンシリサイド配線１１４と、電気
的に接続されたＭＯＳトランジスタを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、溝型キャパシタを有するＤＲＡＭメモリ装
置の製造方法に関する。
関し、特に、溝型キャパシタを有するＤＲＡＭメモリ装
置の製造方法に関する。
【０００２】
【従来の技術】従来の溝型キャパシタを有するＤＲＡＭ
メモリ装置について図９を参照して説明する。Ｐ型シリ
コン基板１上には、フィールド絶縁膜２が選択的に形成
されており、フィールド絶縁膜２に囲まれた領域内に、
溝型キャパシタとＭＯＳトランジスタが形成されてい
る。Ｐ型シリコン基板１の溝内壁には、Ｎ+ 層３が形成
され、そして溝内および基板表面には、順に、容量絶縁
膜４，リンを添加した多結晶シリコン膜５，二酸化シリ
コン膜６が形成され更に、溝内部は、多結晶シリコン７
で埋められている。また、溝型キャパシタの表面を覆う
ように二酸化シリコン膜８が形成されている。
メモリ装置について図９を参照して説明する。Ｐ型シリ
コン基板１上には、フィールド絶縁膜２が選択的に形成
されており、フィールド絶縁膜２に囲まれた領域内に、
溝型キャパシタとＭＯＳトランジスタが形成されてい
る。Ｐ型シリコン基板１の溝内壁には、Ｎ+ 層３が形成
され、そして溝内および基板表面には、順に、容量絶縁
膜４，リンを添加した多結晶シリコン膜５，二酸化シリ
コン膜６が形成され更に、溝内部は、多結晶シリコン７
で埋められている。また、溝型キャパシタの表面を覆う
ように二酸化シリコン膜８が形成されている。
【０００３】一方、ゲート電極となる、リンを添加した
多結晶シリコン膜９は、二酸化シリコン膜１０に囲まれ
て形成されており、その両側のシリコン基板内には、ソ
ース・ドレイン領域となるＮ- 層１１およびＮ+ 層１２
が形成されている。
多結晶シリコン膜９は、二酸化シリコン膜１０に囲まれ
て形成されており、その両側のシリコン基板内には、ソ
ース・ドレイン領域となるＮ- 層１１およびＮ+ 層１２
が形成されている。
【０００４】そして、シリコン基板上にはＢＰＳＧ膜１
３で覆われ、ＭＯＳトランジスタのソース・ドレイン領
域の一方の領域は、ＢＰＳＧ膜１３の形成されたコンタ
クト孔を介してタングステンシリサイド配線１４と接続
され、またソース・ドレイン領域の他方の領域は、溝部
分に形成されたキャパシタの一方の電極であるＮ+ 層３
に接続されている。しかして、キャパシタのソース・ド
レイン領域に接続された方の電極（Ｎ+ 層３）は、個々
のセル毎に分離して形成された電極であり、キャパシタ
の他方の電極は、多結晶シリコン膜５によって形成され
ており、この電極は、全てのセルが共通に接続され、一
定電位に固定されている。
３で覆われ、ＭＯＳトランジスタのソース・ドレイン領
域の一方の領域は、ＢＰＳＧ膜１３の形成されたコンタ
クト孔を介してタングステンシリサイド配線１４と接続
され、またソース・ドレイン領域の他方の領域は、溝部
分に形成されたキャパシタの一方の電極であるＮ+ 層３
に接続されている。しかして、キャパシタのソース・ド
レイン領域に接続された方の電極（Ｎ+ 層３）は、個々
のセル毎に分離して形成された電極であり、キャパシタ
の他方の電極は、多結晶シリコン膜５によって形成され
ており、この電極は、全てのセルが共通に接続され、一
定電位に固定されている。
【０００５】
【発明が解決しようとする課題】この従来の溝型キャパ
シタを有するＤＲＡＭメモリ装置では、通常、溝型キャ
パシタ部分を形成した後、トランジスタ部分を形成する
が、この際、溝型キャパシタ部分を形成した後の熱酸化
工程（例えばゲート酸化膜形成工程）により、二酸化シ
リコン膜に接する多結晶シリコン膜５および７（特に溝
キャパシタの上部）が酸化され、酸化された部分は膨張
する。その結果、溝内に拡がり方向のストレスがかか
り、容量絶縁膜あるいは、シリコン基板に欠陥が発生
し、ひいては、溝型キャパシタにおける漏れ電流が増大
し、電荷保持特性に悪影響を及ぼすという問題点があっ
た。
シタを有するＤＲＡＭメモリ装置では、通常、溝型キャ
パシタ部分を形成した後、トランジスタ部分を形成する
が、この際、溝型キャパシタ部分を形成した後の熱酸化
工程（例えばゲート酸化膜形成工程）により、二酸化シ
リコン膜に接する多結晶シリコン膜５および７（特に溝
キャパシタの上部）が酸化され、酸化された部分は膨張
する。その結果、溝内に拡がり方向のストレスがかか
り、容量絶縁膜あるいは、シリコン基板に欠陥が発生
し、ひいては、溝型キャパシタにおける漏れ電流が増大
し、電荷保持特性に悪影響を及ぼすという問題点があっ
た。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板の表面から内側へ向けて
握られた溝を形成し、少なくとも前記溝の表面に容量絶
縁膜を形成し、前記容量絶縁膜上にキャパシタの対向電
極となる導体膜を形成し、前記導体膜上に耐酸化性膜を
形成し、前記導体膜上に耐酸化性膜を堆積して溝型キャ
パシタを形成する工程と、前記一導電型半導体基板の前
記溝型キャパシタの形成されていない部分に絶縁ゲート
型電界効果トランジスタを形成する工程とを有するとい
うものである。
造方法は、一導電型半導体基板の表面から内側へ向けて
握られた溝を形成し、少なくとも前記溝の表面に容量絶
縁膜を形成し、前記容量絶縁膜上にキャパシタの対向電
極となる導体膜を形成し、前記導体膜上に耐酸化性膜を
形成し、前記導体膜上に耐酸化性膜を堆積して溝型キャ
パシタを形成する工程と、前記一導電型半導体基板の前
記溝型キャパシタの形成されていない部分に絶縁ゲート
型電界効果トランジスタを形成する工程とを有するとい
うものである。
【０００７】
【実施例】次に、本発明の一実施例の半導体装置の製造
方法について図１〜図８を参照して説明する。
方法について図１〜図８を参照して説明する。
【０００８】まず図１に示すように、Ｐ型シリコン基板
１０１の主表面に選択酸化法により、厚さ５００ｎｍの
二酸化シリコンからなるフィールド絶縁膜１０２を形成
する。次に、図２に示すようにＰ型シリコン基板１０１
の活性領域の所望の位置に選択的にシリコンエッチング
を行い、深さ２μｍのキャパシタ用溝を形成し、その
後、選択的にヒ素をイオン注入することにより、溝内壁
およびＰ型シリコン基板表面の活性領域の所望の位置に
Ｎ+ 層１０３を形成する。次に、図３に示すように、二
酸化シリコン膜，窒化シリコン膜，二酸化シリコン膜の
３層からなる容量絶縁膜１０４を形成した後、キャパシ
タの対向電極を形成するため、厚さ２００ｎｍの多結晶
シリコン膜１０５を気相成長法により形成しリンを添加
する。さらに熱酸化法により二酸化シリコン膜１０５を
形成し、再度、気相成長法を用いて、多結晶シリコン膜
１０７を形成しキャパシタ用の溝を埋める。次に、図４
に示すように多結晶シリコン膜１０７を溝内にのみ残す
ようにエッチングをした後、基板表面に厚さ２０ｎｍの
窒化シリコン膜１１５を耐酸化性膜として気相成長法に
より形成し、さらに厚さ１００ｎｍの二酸化シリコン膜
１０８を気相成長法により形成する。
１０１の主表面に選択酸化法により、厚さ５００ｎｍの
二酸化シリコンからなるフィールド絶縁膜１０２を形成
する。次に、図２に示すようにＰ型シリコン基板１０１
の活性領域の所望の位置に選択的にシリコンエッチング
を行い、深さ２μｍのキャパシタ用溝を形成し、その
後、選択的にヒ素をイオン注入することにより、溝内壁
およびＰ型シリコン基板表面の活性領域の所望の位置に
Ｎ+ 層１０３を形成する。次に、図３に示すように、二
酸化シリコン膜，窒化シリコン膜，二酸化シリコン膜の
３層からなる容量絶縁膜１０４を形成した後、キャパシ
タの対向電極を形成するため、厚さ２００ｎｍの多結晶
シリコン膜１０５を気相成長法により形成しリンを添加
する。さらに熱酸化法により二酸化シリコン膜１０５を
形成し、再度、気相成長法を用いて、多結晶シリコン膜
１０７を形成しキャパシタ用の溝を埋める。次に、図４
に示すように多結晶シリコン膜１０７を溝内にのみ残す
ようにエッチングをした後、基板表面に厚さ２０ｎｍの
窒化シリコン膜１１５を耐酸化性膜として気相成長法に
より形成し、さらに厚さ１００ｎｍの二酸化シリコン膜
１０８を気相成長法により形成する。
【０００９】次に、図５に示すように、二酸化シリコン
膜１０８，窒化シリコン膜１１５，二酸化シリコン膜１
０６，多結晶シリコン膜１０５，および容量絶縁膜１０
４を、同一の所望のパターンにエッチングし、その後、
気相成長法により基板表面に二酸化シリコン膜１０８ａ
を形成し、さらに基板の活性領域が露出するまで異方性
エッチングし、側壁部にのみ残す。これまでの過程によ
り、溝型キャパシタが形成される。
膜１０８，窒化シリコン膜１１５，二酸化シリコン膜１
０６，多結晶シリコン膜１０５，および容量絶縁膜１０
４を、同一の所望のパターンにエッチングし、その後、
気相成長法により基板表面に二酸化シリコン膜１０８ａ
を形成し、さらに基板の活性領域が露出するまで異方性
エッチングし、側壁部にのみ残す。これまでの過程によ
り、溝型キャパシタが形成される。
【００１０】次に、図６に示すように、熱酸化法により
ゲート酸化膜となる厚さ２０ｎｍの二酸化シリコン膜１
１６を形成し、さらにゲート電極となるリンを添加した
多結晶シリコン膜１０９および二酸化シリコン膜１１７
を気相成長法により形成し、その後、二酸化シリコン膜
１１７，多結晶シリコン膜１０９，および二酸化シリコ
ン膜１１６を所望のゲート電極パターンにエッチング
し、さらに、ヒ素をイオン注入法によりシリコン基板表
面に導入しＮ- 層１１１を形成する。次に、図７に示す
ように、二酸化シリコン膜を気相成長法により形成し、
エッチバックすることにより、結果としてゲート電極で
ある多結晶シリコン膜１０９を囲むような形状の二酸化
シリコン膜１１８を形成し、その後ヒ素をイオン注入法
によりシリコン基板表面に導入し、Ｎ+ 層１１２を形成
する。次に図８に示すようにＢＰＳＧ膜１１３を層間絶
縁膜とし形成し、スルーホールを介してＭＯＳトランジ
スタのソース・ドレイン領域の１方に電気的に接続され
るタングステンシリサイド配線１１４をスパッタ法とエ
ッチングにより選択的に形成する。こうして形成された
半導体装置は、Ｐ型シリコン基板１０１の主表面に形成
されたＭＯＳトランジスタと溝型キャパシタから成って
いる。
ゲート酸化膜となる厚さ２０ｎｍの二酸化シリコン膜１
１６を形成し、さらにゲート電極となるリンを添加した
多結晶シリコン膜１０９および二酸化シリコン膜１１７
を気相成長法により形成し、その後、二酸化シリコン膜
１１７，多結晶シリコン膜１０９，および二酸化シリコ
ン膜１１６を所望のゲート電極パターンにエッチング
し、さらに、ヒ素をイオン注入法によりシリコン基板表
面に導入しＮ- 層１１１を形成する。次に、図７に示す
ように、二酸化シリコン膜を気相成長法により形成し、
エッチバックすることにより、結果としてゲート電極で
ある多結晶シリコン膜１０９を囲むような形状の二酸化
シリコン膜１１８を形成し、その後ヒ素をイオン注入法
によりシリコン基板表面に導入し、Ｎ+ 層１１２を形成
する。次に図８に示すようにＢＰＳＧ膜１１３を層間絶
縁膜とし形成し、スルーホールを介してＭＯＳトランジ
スタのソース・ドレイン領域の１方に電気的に接続され
るタングステンシリサイド配線１１４をスパッタ法とエ
ッチングにより選択的に形成する。こうして形成された
半導体装置は、Ｐ型シリコン基板１０１の主表面に形成
されたＭＯＳトランジスタと溝型キャパシタから成って
いる。
【００１１】溝型キャパシタは溝内壁に形成された蓄積
電極となるＮ+ 層１０３と、容量絶縁膜１０４と、対極
となるリンを添加した多結晶シリコン膜１０５を有す
る。また、溝内は二酸化シリコン膜１０６および多結晶
シリコン膜１０７で埋められ、さらに溝キャパシタ部表
面は耐酸化性を有する窒化シリコン膜１１５で覆われて
いる。
電極となるＮ+ 層１０３と、容量絶縁膜１０４と、対極
となるリンを添加した多結晶シリコン膜１０５を有す
る。また、溝内は二酸化シリコン膜１０６および多結晶
シリコン膜１０７で埋められ、さらに溝キャパシタ部表
面は耐酸化性を有する窒化シリコン膜１１５で覆われて
いる。
【００１２】一方ＭＯＳトランジスタは、ゲート電極と
なるリンを添加した多結晶シリコン膜１０９とゲート酸
化膜およびサイドウォールを任う二酸化シリコン膜１１
０とソース・ドレイン領域を形成するＮ- 層１１１，Ｎ
+ 層１１２により形成され、このソース・ドレイン領域
の一方は、溝キャパシタの蓄積電極となるＮ+ 層１０３
に電気的に接続されており、ソース・ドレイン領域の他
方はビット線となるタングステンシリサイド配線１１４
にスルーホールを介して電気的に接続されている。
なるリンを添加した多結晶シリコン膜１０９とゲート酸
化膜およびサイドウォールを任う二酸化シリコン膜１１
０とソース・ドレイン領域を形成するＮ- 層１１１，Ｎ
+ 層１１２により形成され、このソース・ドレイン領域
の一方は、溝キャパシタの蓄積電極となるＮ+ 層１０３
に電気的に接続されており、ソース・ドレイン領域の他
方はビット線となるタングステンシリサイド配線１１４
にスルーホールを介して電気的に接続されている。
【００１３】この実施例によれば、溝型キャパシタの形
成後にＭＯＳトランジスタを形成するとき、窒化シリコ
ン膜１１５により溝型キャパシタの表面が覆われている
ので、多結晶シリコン膜１０５，１０７が酸化されて体
積が増大し、ストレスが生じるのを防止することができ
る。
成後にＭＯＳトランジスタを形成するとき、窒化シリコ
ン膜１１５により溝型キャパシタの表面が覆われている
ので、多結晶シリコン膜１０５，１０７が酸化されて体
積が増大し、ストレスが生じるのを防止することができ
る。
【００１４】なお、溝の寸法，多結晶シリコン膜１０５
の厚さによっては、二酸化シリコン膜１０６や多結晶シ
リコン膜１０７を形成していなくてもよい。
の厚さによっては、二酸化シリコン膜１０６や多結晶シ
リコン膜１０７を形成していなくてもよい。
【００１５】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、溝型キャパシタの表面を覆うように耐酸
化性膜を形成した後に、トランジスタを形成するので、
熱処理により溝内の多結晶シリコンなどの導体膜は酸化
されなくなり、酸化による溝内物質の体積増大によるス
トレスを受けることがなくなる。その結果容量絶縁膜あ
るいは半導体基板でのストレスによる欠陥の発生を防止
し、ひいては、溝型キャパシタにおける漏れ電流が減少
し、ＤＲＡＭメモリ装置の電荷保持特性が向上するとい
う効果を有する。
の製造方法は、溝型キャパシタの表面を覆うように耐酸
化性膜を形成した後に、トランジスタを形成するので、
熱処理により溝内の多結晶シリコンなどの導体膜は酸化
されなくなり、酸化による溝内物質の体積増大によるス
トレスを受けることがなくなる。その結果容量絶縁膜あ
るいは半導体基板でのストレスによる欠陥の発生を防止
し、ひいては、溝型キャパシタにおける漏れ電流が減少
し、ＤＲＡＭメモリ装置の電荷保持特性が向上するとい
う効果を有する。
【図１】本発明の一実施例の説明に使用する半導体チッ
プの断面図である。
プの断面図である。
【図２】本発明の一実施例の説明に使用する半導体チッ
プの断面図である。
プの断面図である。
【図３】本発明の一実施例の説明に使用する半導体チッ
プの断面図である。
プの断面図である。
【図４】本発明の一実施例の説明に使用する半導体チッ
プの断面図である。
プの断面図である。
【図５】本発明の一実施例の説明に使用する半導体チッ
プの断面図である。
プの断面図である。
【図６】本発明の一実施例の説明に使用する半導体チッ
プの断面図である。
プの断面図である。
【図７】本発明の一実施例の説明に使用する半導体チッ
プの断面図である。
プの断面図である。
【図８】本発明の一実施例の説明に使用する半導体チッ
プの断面図である。
プの断面図である。
【図９】従来の技術の説明に使用する半導体チップの断
面図である。
面図である。
１，１０１ Ｐ型シリコン基板 ２，１０２ フィールド絶縁膜 ３，１０３ Ｎ- 層 ４，１０４ 容量絶縁膜 ５，１０５ 多結晶シリコン膜 ６，１０６ 二酸化シリコン膜 ７，１０７ 多結晶シリコン膜 ８，１０８ 二酸化シリコン膜 ９，１０９ 多結晶シリコン膜 １０，１１０ 二酸化シリコン膜 １１，１１１ Ｎ- 層 １２，１１２ Ｎ+ 層 １３，１１３ ＢＰＳＧ膜 １４，１１４ タングステンシリサイド配線 １１５ 窒化シリコン膜 １１６ 二酸化シリコン膜 １１７ 二酸化シリコン膜 １１８ 二酸化シリコン膜
Claims (2)
- 【請求項１】 一導電型半導体基板の表面から内側へ向
けて掘られた溝を形成し、少なくとも前記溝の表面に容
量絶縁膜を形成し、前記容量絶縁膜上にキャパシタの対
向電極となる導体膜を形成し、前記導体膜上に耐酸化性
膜を堆積して溝型キャパシタを形成する工程と、前記一
導電型半導体基板の前記溝型キャパシタの形成されてい
ない部分に絶縁ゲート型電界効果トランジスタを形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 耐酸化性膜は窒化シリコン膜である請求
項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271621A JPH05110018A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271621A JPH05110018A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110018A true JPH05110018A (ja) | 1993-04-30 |
Family
ID=17502629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271621A Pending JPH05110018A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973343A (en) * | 1995-04-20 | 1999-10-26 | Nec Corporation | Semiconductor memory device having bit line directly held in contact through contact with impurity region in self-aligned manner and process of fabrication thereof |
-
1991
- 1991-10-21 JP JP3271621A patent/JPH05110018A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973343A (en) * | 1995-04-20 | 1999-10-26 | Nec Corporation | Semiconductor memory device having bit line directly held in contact through contact with impurity region in self-aligned manner and process of fabrication thereof |
| US6143600A (en) * | 1995-04-20 | 2000-11-07 | Nec Corporation | Method of fabricating a semiconductor memory device having bit line directly held in contact through contact with impurity region in self-aligned manner |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000725 |