JPH1079475A - コンデンサを備えた半導体記憶装置 - Google Patents
コンデンサを備えた半導体記憶装置Info
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- JPH1079475A JPH1079475A JP9091178A JP9117897A JPH1079475A JP H1079475 A JPH1079475 A JP H1079475A JP 9091178 A JP9091178 A JP 9091178A JP 9117897 A JP9117897 A JP 9117897A JP H1079475 A JPH1079475 A JP H1079475A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 より信頼性の高いデータ保存を行うためキャ
パシタンスを増大できるように、広い表面積を備えた蓄
積電極を有するデータ記憶用ツリー型コンデンサを具備
する半導体記憶装置を提供する。 【解決手段】 蓄積電極領域を広くしたツリー型コンデ
ンサを有するＤＲＡＭ装置などの半導体記憶装置が、基
板と、該基板上に形成され、かつドレイン領域を有する
転送トランジスタと、該ドレイン領域に電気的に接続さ
れたツリー型コンデンサとを具備している。ツリー型コ
ンデンサは、トランク状導電層と、該トランク状導電層
から枝を延ばしている少なくとも第１ブランチ状導電層
を有するツリー型構造体の形状を備えた蓄積電極を具備
している。誘電体層は蓄積電極を覆い、オーバーレイ導
電層は誘電体層を覆っている。トランク状導電層の１端
は、転送トランジスタのドレイン領域と電気的に接続さ
れている。トランク状導電層とブランチ状導電層との組
み合わせにより、半導体記憶装置のデータ記憶コンデン
サの蓄積電極が形成され、オーバーレイ導電層は、蓄積
電極に対する対向電極として働く。
パシタンスを増大できるように、広い表面積を備えた蓄
積電極を有するデータ記憶用ツリー型コンデンサを具備
する半導体記憶装置を提供する。 【解決手段】 蓄積電極領域を広くしたツリー型コンデ
ンサを有するＤＲＡＭ装置などの半導体記憶装置が、基
板と、該基板上に形成され、かつドレイン領域を有する
転送トランジスタと、該ドレイン領域に電気的に接続さ
れたツリー型コンデンサとを具備している。ツリー型コ
ンデンサは、トランク状導電層と、該トランク状導電層
から枝を延ばしている少なくとも第１ブランチ状導電層
を有するツリー型構造体の形状を備えた蓄積電極を具備
している。誘電体層は蓄積電極を覆い、オーバーレイ導
電層は誘電体層を覆っている。トランク状導電層の１端
は、転送トランジスタのドレイン領域と電気的に接続さ
れている。トランク状導電層とブランチ状導電層との組
み合わせにより、半導体記憶装置のデータ記憶コンデン
サの蓄積電極が形成され、オーバーレイ導電層は、蓄積
電極に対する対向電極として働く。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、詳しくは、各々が転送トランジスタとデータ記憶
用ツリー型コンデンサとから成る記憶セルを用いたダイ
ナミックランダムアクセス記憶装置（ＤＲＡＭ）などの
半導体記憶装置に関するものである。
係り、詳しくは、各々が転送トランジスタとデータ記憶
用ツリー型コンデンサとから成る記憶セルを用いたダイ
ナミックランダムアクセス記憶装置（ＤＲＡＭ）などの
半導体記憶装置に関するものである。
【０００２】
【従来の技術】図１は、ＤＲＡＭ装置の１記憶セルの略
回路図であり、該記憶セルは、転送トランジスタＴと、
その上にデータを表す電荷を保持できるデータ記憶コン
デンサＣとから成る。また、転送トランジスタＴは、対
応するビット線ＢＬに接続されたソースと、データ記憶
コンデンサＣの蓄積電極６に接続されたドレインと、対
応するワード線ＷＬに接続されたゲートとを具備してい
る。さらに、データ記憶コンデンサＣは、定電力電源に
接続された対向電極８と、蓄積電極６と対向電極８の間
に形成された誘電体膜７を有している。
回路図であり、該記憶セルは、転送トランジスタＴと、
その上にデータを表す電荷を保持できるデータ記憶コン
デンサＣとから成る。また、転送トランジスタＴは、対
応するビット線ＢＬに接続されたソースと、データ記憶
コンデンサＣの蓄積電極６に接続されたドレインと、対
応するワード線ＷＬに接続されたゲートとを具備してい
る。さらに、データ記憶コンデンサＣは、定電力電源に
接続された対向電極８と、蓄積電極６と対向電極８の間
に形成された誘電体膜７を有している。
【０００３】記憶容量が１Ｍｂ（メガバイト）未満であ
る従来型ＤＲＡＭでは、データ記憶コンデンサとして、
プラナー型コンデンサと呼ばれる２次元のコンデンサを
使用するのが通例化している。しかしながら、プラナー
型コンデンサの欠点は、データを確実に表すだけの適量
の電荷を蓄積するためには、構造的に極めて広い表面積
を必要とする点である。したがって、プラナー型コンデ
ンサは、集積度の高いＤＲＡＭ装置に適していない。４
Ｍｂ以上のＤＲＡＭなどの大規模集積ＤＲＡＭでは、デ
ータ記憶コンデンサとして、スタック型またはトレンチ
型コンデンサなどの３次元コンデンサが使用されてい
る。
る従来型ＤＲＡＭでは、データ記憶コンデンサとして、
プラナー型コンデンサと呼ばれる２次元のコンデンサを
使用するのが通例化している。しかしながら、プラナー
型コンデンサの欠点は、データを確実に表すだけの適量
の電荷を蓄積するためには、構造的に極めて広い表面積
を必要とする点である。したがって、プラナー型コンデ
ンサは、集積度の高いＤＲＡＭ装置に適していない。４
Ｍｂ以上のＤＲＡＭなどの大規模集積ＤＲＡＭでは、デ
ータ記憶コンデンサとして、スタック型またはトレンチ
型コンデンサなどの３次元コンデンサが使用されてい
る。
【０００４】このスタック型またはトレンチ型コンデン
サにより、ＤＲＡＭ装置の機能サイズが大規模集積用に
小型化された場合でも、データを表す電荷を大量に記憶
できるようになった。しかし、６４ＭｂＤＲＡＭなどの
超大規模集積回路（ＶＬＳＩ）になると、スタック型お
よびトレンチ型コンデンサでは、もはや信頼できるデー
タを保持できるデータ記憶コンデンサに見合った適切な
電荷蓄積領域を提供できない。
サにより、ＤＲＡＭ装置の機能サイズが大規模集積用に
小型化された場合でも、データを表す電荷を大量に記憶
できるようになった。しかし、６４ＭｂＤＲＡＭなどの
超大規模集積回路（ＶＬＳＩ）になると、スタック型お
よびトレンチ型コンデンサでは、もはや信頼できるデー
タを保持できるデータ記憶コンデンサに見合った適切な
電荷蓄積領域を提供できない。
【０００５】以上の課題の解決策として、いわゆるフィ
ン型スタック化コンデンサの使用を挙げることができ、
このコンデンサは、エマ他の「１６メガおよび６４メガ
ＤＲＡＭ向け３次元スタック化コンデンサセル（３−Ｄ
ｉｍｅｎｓｉｏｎａｌＳｔａｃｋｅｄ Ｃａｐａｃｉｔ
ｏｒ Ｃｅｌｌ ｆｏｒ １６Ｍ ａｎｄ ６４ＭＤＲ
ＡＭｓ）」（国際電子デバイス会議（Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅ
ｅｔｉｎｇ）、５９２〜５９５頁、１９８８年１２月
号）に開示されている。フィン型スタック化コンデンサ
は、複数のスタック化層を備えたフィン状構造に形成さ
れた電極と誘電体膜とから成り、これにより、蓄積電極
の表面積が広くなっている。フィン型スタック化コンデ
ンサに関する各種特許が認められており、米国特許第
５，０７１，７８３号、第５，１２６，８１０号、第
５，１９６，３６５号、および第５，２０６，７８７号
などがある。
ン型スタック化コンデンサの使用を挙げることができ、
このコンデンサは、エマ他の「１６メガおよび６４メガ
ＤＲＡＭ向け３次元スタック化コンデンサセル（３−Ｄ
ｉｍｅｎｓｉｏｎａｌＳｔａｃｋｅｄ Ｃａｐａｃｉｔ
ｏｒ Ｃｅｌｌ ｆｏｒ １６Ｍ ａｎｄ ６４ＭＤＲ
ＡＭｓ）」（国際電子デバイス会議（Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅ
ｅｔｉｎｇ）、５９２〜５９５頁、１９８８年１２月
号）に開示されている。フィン型スタック化コンデンサ
は、複数のスタック化層を備えたフィン状構造に形成さ
れた電極と誘電体膜とから成り、これにより、蓄積電極
の表面積が広くなっている。フィン型スタック化コンデ
ンサに関する各種特許が認められており、米国特許第
５，０７１，７８３号、第５，１２６，８１０号、第
５，１９６，３６５号、および第５，２０６，７８７号
などがある。
【０００６】別の解決策として、いわゆるシリンダー型
スタック化コンデンサの使用が挙げられる。このコンデ
ンサは、例えば、ワカミヤ他の「６４ＭｂＤＲＡＭ向け
新型スタック化コンデンサセル（Ｎｏｖｅｌ Ｓｔａｃ
ｋｅｄ ＣａｐａｃｉｔｏｒＣｅｌｌ ｆｏｒ ６４−
ＭｂＤＲＡＭ）」（ＶＬＳＩ技術文書テクノロジーダイ
ジェストに関する１９８９年シンポジウム（１９８９
Ｓｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｔｅｃｈｉｎｏｌ
ｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｃａｌ Ｐａ
ｐｅｒｓ）、６９〜７０頁）に開示されている。このシ
リンダー型スタック化コンデンサは、シリンダー型に垂
直に延在して形成される電極と誘電膜とから成り、その
結果、蓄積電極の表面積を広くすることが可能になって
いる。シリンダー型スタック化コンデンサに関する各種
特許が承認されており、その中に、米国特許第５，０７
７，６８８号などがある。
スタック化コンデンサの使用が挙げられる。このコンデ
ンサは、例えば、ワカミヤ他の「６４ＭｂＤＲＡＭ向け
新型スタック化コンデンサセル（Ｎｏｖｅｌ Ｓｔａｃ
ｋｅｄ ＣａｐａｃｉｔｏｒＣｅｌｌ ｆｏｒ ６４−
ＭｂＤＲＡＭ）」（ＶＬＳＩ技術文書テクノロジーダイ
ジェストに関する１９８９年シンポジウム（１９８９
Ｓｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｔｅｃｈｉｎｏｌ
ｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｃａｌ Ｐａ
ｐｅｒｓ）、６９〜７０頁）に開示されている。このシ
リンダー型スタック化コンデンサは、シリンダー型に垂
直に延在して形成される電極と誘電膜とから成り、その
結果、蓄積電極の表面積を広くすることが可能になって
いる。シリンダー型スタック化コンデンサに関する各種
特許が承認されており、その中に、米国特許第５，０７
７，６８８号などがある。
【０００７】
【発明が解決しようとする課題】集積化が進むにつれ
て、１ＤＲＡＭセルの機能サイズが縮小している。しか
しながら、このことは、同時に表面積の縮小を必要とす
るものであり、したがって、データ記憶コンデンサの電
荷蓄積容量（キャパシタンス）も縮小することになる。
データ記憶コンデンサのキャパシタンスの縮小は、例え
ば、α線の発生などが原因となってソフトエラーを引き
起こす可能性が高くなる。このため、半導体業界では、
ＤＲＡＭセルの高集積化を目的とした小型化に際し、デ
ータ記憶コンデンサが確実にデータ記憶を実現できるだ
けの適切なキャパシタンスを維持できるようなＤＲＡＭ
装置のデータ記憶コンデンサを対象にした新規改良構造
がなお必要とされている。
て、１ＤＲＡＭセルの機能サイズが縮小している。しか
しながら、このことは、同時に表面積の縮小を必要とす
るものであり、したがって、データ記憶コンデンサの電
荷蓄積容量（キャパシタンス）も縮小することになる。
データ記憶コンデンサのキャパシタンスの縮小は、例え
ば、α線の発生などが原因となってソフトエラーを引き
起こす可能性が高くなる。このため、半導体業界では、
ＤＲＡＭセルの高集積化を目的とした小型化に際し、デ
ータ記憶コンデンサが確実にデータ記憶を実現できるだ
けの適切なキャパシタンスを維持できるようなＤＲＡＭ
装置のデータ記憶コンデンサを対象にした新規改良構造
がなお必要とされている。
【０００８】そこで、本発明は、より信頼性の高いデー
タ保存を行うためキャパシタンスを増大できるように、
広い表面積を備えた蓄積電極を有するデータ記憶用ツリ
ー型コンデンサを具備する半導体記憶装置を提供するこ
とを目的とする。
タ保存を行うためキャパシタンスを増大できるように、
広い表面積を備えた蓄積電極を有するデータ記憶用ツリ
ー型コンデンサを具備する半導体記憶装置を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明の第１の好適な実
施の形態により、半導体記憶装置は、基板と、該基板上
に形成され、かつソース／ドレイン領域を有する転送ト
ランジスタと、該転送トランジスタのソース／ドレイン
領域の１つと電気的に接続されたツリー型コンデンサと
を具備している。また、ツリー型コンデンサは、ソース
／ドレイン領域の１つと電気的に接続された下方端部を
有するトランク状導電層を具備し、該トランク状導電層
は、該下方端部からほぼ垂直に延在している直立部分を
備えている。このコンデンサは、さらに、少なくとも断
面がほぼＬ字形の第１ブランチ状導電層を有し、第１ブ
ランチ状導電層の１端は、トランク状導電層の表面に電
気的に接続され、かつトランク状導電層と第１ブランチ
状導電層との組み合わせにより、コンデンサ用の蓄積電
極が形成されることを特徴としている。トランク状導電
層と第１ブランチ状導電層の露出面全体にわたって誘電
体層が形成され、該誘電体層を覆うようにオーバーレイ
導電層が形成される。このオーバーレイ導電層は、コン
デンサの対向電極として機能する。
施の形態により、半導体記憶装置は、基板と、該基板上
に形成され、かつソース／ドレイン領域を有する転送ト
ランジスタと、該転送トランジスタのソース／ドレイン
領域の１つと電気的に接続されたツリー型コンデンサと
を具備している。また、ツリー型コンデンサは、ソース
／ドレイン領域の１つと電気的に接続された下方端部を
有するトランク状導電層を具備し、該トランク状導電層
は、該下方端部からほぼ垂直に延在している直立部分を
備えている。このコンデンサは、さらに、少なくとも断
面がほぼＬ字形の第１ブランチ状導電層を有し、第１ブ
ランチ状導電層の１端は、トランク状導電層の表面に電
気的に接続され、かつトランク状導電層と第１ブランチ
状導電層との組み合わせにより、コンデンサ用の蓄積電
極が形成されることを特徴としている。トランク状導電
層と第１ブランチ状導電層の露出面全体にわたって誘電
体層が形成され、該誘電体層を覆うようにオーバーレイ
導電層が形成される。このオーバーレイ導電層は、コン
デンサの対向電極として機能する。
【００１０】本発明の別の実施形態によれば、トランク
状導電層は、１端がソース／ドレイン領域の１つと電気
的に接続されている統合素子である。該トランク状導電
層の断面をほぼＴ字形にしたり、あるいは、ほぼ柱状の
一体型素子にすることも可能である。
状導電層は、１端がソース／ドレイン領域の１つと電気
的に接続されている統合素子である。該トランク状導電
層の断面をほぼＴ字形にしたり、あるいは、ほぼ柱状の
一体型素子にすることも可能である。
【００１１】本発明のさらに別の実施形態により、トラ
ンク状導電層は、下方トランク状部分と上方トランク状
部分とを具備している。下方トランク状部分は、上方端
部と下方端部とを備え、下方端部は、ソース／ドレイン
領域の１つと電気的に接続されている。上方トランク状
部分は、下方トランク状部分の上方端部からほぼ上向き
に延在している。下方トランク状部分は、断面がほぼＴ
字形であり、上方トランク状部分は、断面がほぼＴ字形
でもよく、上方トランク状部分は、断面がほぼＴ字形で
あるか、あるいはほぼ柱状の一体型素子であってもよ
い。
ンク状導電層は、下方トランク状部分と上方トランク状
部分とを具備している。下方トランク状部分は、上方端
部と下方端部とを備え、下方端部は、ソース／ドレイン
領域の１つと電気的に接続されている。上方トランク状
部分は、下方トランク状部分の上方端部からほぼ上向き
に延在している。下方トランク状部分は、断面がほぼＴ
字形であり、上方トランク状部分は、断面がほぼＴ字形
でもよく、上方トランク状部分は、断面がほぼＴ字形で
あるか、あるいはほぼ柱状の一体型素子であってもよ
い。
【００１２】本発明のさらに別の実施形態によれば、半
導体記憶装置は、基板と、該基板上にソース／ドレイン
領域を備えた転送トランジスタと、ソース／ドレイン領
域の１つと電気的に接続されているツリー型コンデンサ
とから成る。このツリー型コンデンサは、下方端部がソ
ース／ドレイン領域の１つと電気的に接続されたトラン
ク状導電層を具備し、該トランク状導電層が下方端部か
らほぼ上向きに延在している直立部分を有していること
を特徴としている。コンデンサは、さらに、第１セグメ
ントと第２セグメントとを備えた少なくとも第１ブラン
チ状導電層を有し、第１セグメントの第１端部がトラン
ク状導電層の外面に接続され、かつそこからほぼ水平に
（基板表面に対して外側に向かって平行に）延在し、第
２セグメントの１端が、第１セグメントの第２端部に接
続され、かつそこからほぼ下向きに（基板表面に向かっ
て）延在していることを特徴としている。このトランク
状導電層と第１ブランチ状導電層との組み合わせによ
り、コンデンサ用蓄積電極が形成される。また、トラン
ク状導電層と第１ブランチ状導電層の露出面全体にわた
って誘電体層が形成される。この誘電体層を覆うように
導電層が形成され、このオーバーレイ導電層は、ツリー
型コンデンサの対向電極として機能する。
導体記憶装置は、基板と、該基板上にソース／ドレイン
領域を備えた転送トランジスタと、ソース／ドレイン領
域の１つと電気的に接続されているツリー型コンデンサ
とから成る。このツリー型コンデンサは、下方端部がソ
ース／ドレイン領域の１つと電気的に接続されたトラン
ク状導電層を具備し、該トランク状導電層が下方端部か
らほぼ上向きに延在している直立部分を有していること
を特徴としている。コンデンサは、さらに、第１セグメ
ントと第２セグメントとを備えた少なくとも第１ブラン
チ状導電層を有し、第１セグメントの第１端部がトラン
ク状導電層の外面に接続され、かつそこからほぼ水平に
（基板表面に対して外側に向かって平行に）延在し、第
２セグメントの１端が、第１セグメントの第２端部に接
続され、かつそこからほぼ下向きに（基板表面に向かっ
て）延在していることを特徴としている。このトランク
状導電層と第１ブランチ状導電層との組み合わせによ
り、コンデンサ用蓄積電極が形成される。また、トラン
ク状導電層と第１ブランチ状導電層の露出面全体にわた
って誘電体層が形成される。この誘電体層を覆うように
導電層が形成され、このオーバーレイ導電層は、ツリー
型コンデンサの対向電極として機能する。
【００１３】本発明のさらに別の実施形態によれば、第
１ブランチ状導電層が、第１セグメントと第２セグメン
トとを有している。この第１セグメントの第１端部は、
トランク状導電層の外面に接続され、第２セグメント
は、トランク状導電層の１側面上の第１セグメントの第
２端部から延在している。
１ブランチ状導電層が、第１セグメントと第２セグメン
トとを有している。この第１セグメントの第１端部は、
トランク状導電層の外面に接続され、第２セグメント
は、トランク状導電層の１側面上の第１セグメントの第
２端部から延在している。
【００１４】
【発明の実施の形態】本発明は、添付図面を参照しなが
ら、以下に述べる好適な実施形態に関する詳細な説明を
読めば、さらに理解が深まるであろう。
ら、以下に述べる好適な実施形態に関する詳細な説明を
読めば、さらに理解が深まるであろう。
【００１５】（実施形態１）図２〜図１０は、本発明に
よる半導体記憶装置の第１の好適な実施形態の製造方法
の各工程を示す断面図である。
よる半導体記憶装置の第１の好適な実施形態の製造方法
の各工程を示す断面図である。
【００１６】図２について説明すると、シリコン基板１
０は、ロコス（ＬＯＣＯＳ：シリコン選択酸化法）法に
より熱酸化され、該シリコン基板１０全体に、例えば、
厚さ約３０００オングストロームのフィールド酸化膜１
２が形成される。次に、シリコン基板１０を再び熱酸化
処理することにより、例えば、厚さ約１５０オングスト
ロームのゲート酸化膜１４が形成される。さらに、化学
的気相成長法（ＣＶＤ）や減圧ＣＶＤ（ＬＰＣＶＤ）に
より、例えば、厚さ約２０００オングストロームのポリ
シリコン層が、シリコン基板１０の上部表面全体に蒸着
される。リンイオンなどの適切な不純物をポリシリコン
層に拡散させて、導電率を高めることができる。さら
に、ポリシリコン層全体に、例えば、耐熱金属層を蒸着
させた後、アニール工程によりポリシリコン層をポリサ
イドに変え、ポリシリコン層の導電率をさらに高めるこ
とができる。この耐熱金属は、例えば、厚さ約２０００
オングストロームの蒸着された、例えば、タングステン
（Ｗ）層でもよい。次に、ウェハ上に従来のホトリソグ
ラフィならびにエッチング処理を施して、ウェハ全体
に、ワード線ＷＬ１およびＷＬ２と呼ばれるポリシリコ
ン金属被膜層を形成する。このワード線は、図２に示す
ようなゲートとして機能する。次に、シリコン基板１０
上の選択領域にヒ素イオンを植え込むことにより、例え
ば、シリコン基板１０にドレイン領域１６およびソース
領域１８が形成される。この工程中に、ワード線ＷＬ１
およびＷＬ２は、植え込み用のマスク層として働き、ヒ
素イオンは、例えば、エネルギー７０ＫｅＶおよび投与
量約１×１０15原子／ｃｍ2 で植え込まれる。
０は、ロコス（ＬＯＣＯＳ：シリコン選択酸化法）法に
より熱酸化され、該シリコン基板１０全体に、例えば、
厚さ約３０００オングストロームのフィールド酸化膜１
２が形成される。次に、シリコン基板１０を再び熱酸化
処理することにより、例えば、厚さ約１５０オングスト
ロームのゲート酸化膜１４が形成される。さらに、化学
的気相成長法（ＣＶＤ）や減圧ＣＶＤ（ＬＰＣＶＤ）に
より、例えば、厚さ約２０００オングストロームのポリ
シリコン層が、シリコン基板１０の上部表面全体に蒸着
される。リンイオンなどの適切な不純物をポリシリコン
層に拡散させて、導電率を高めることができる。さら
に、ポリシリコン層全体に、例えば、耐熱金属層を蒸着
させた後、アニール工程によりポリシリコン層をポリサ
イドに変え、ポリシリコン層の導電率をさらに高めるこ
とができる。この耐熱金属は、例えば、厚さ約２０００
オングストロームの蒸着された、例えば、タングステン
（Ｗ）層でもよい。次に、ウェハ上に従来のホトリソグ
ラフィならびにエッチング処理を施して、ウェハ全体
に、ワード線ＷＬ１およびＷＬ２と呼ばれるポリシリコ
ン金属被膜層を形成する。このワード線は、図２に示す
ようなゲートとして機能する。次に、シリコン基板１０
上の選択領域にヒ素イオンを植え込むことにより、例え
ば、シリコン基板１０にドレイン領域１６およびソース
領域１８が形成される。この工程中に、ワード線ＷＬ１
およびＷＬ２は、植え込み用のマスク層として働き、ヒ
素イオンは、例えば、エネルギー７０ＫｅＶおよび投与
量約１×１０15原子／ｃｍ2 で植え込まれる。
【００１７】次に、図３について説明する。次の工程で
は、ＣＶＤ法によって、ウェハ全体に、ホウ素リンケイ
酸ガラス（ＢＰＳＧ）などの絶縁層２０を、例えば、約
７０００オングストローム厚さに蒸着する。さらに、同
じＣＶＤ法によって、絶縁層２０全体に、シリコン窒化
膜などのエッチング保護層２２を例えば、約１０００オ
ングストロームの厚さに蒸着する。
は、ＣＶＤ法によって、ウェハ全体に、ホウ素リンケイ
酸ガラス（ＢＰＳＧ）などの絶縁層２０を、例えば、約
７０００オングストローム厚さに蒸着する。さらに、同
じＣＶＤ法によって、絶縁層２０全体に、シリコン窒化
膜などのエッチング保護層２２を例えば、約１０００オ
ングストロームの厚さに蒸着する。
【００１８】今度は、図４について説明すると、ＣＶＤ
法によって、エッチング保護層２２全体に、二酸化シリ
コンなどの絶縁材から成る厚膜２４が、例えば、約７０
００オングストロームの厚さに蒸着される。その後、絶
縁層２４全体にわたって絶縁層と防食用ポリシリコン層
とが順次蒸着される。さらに、ウェハ上に、従来のホト
リソグラフィおよびエッチング処理が施され、絶縁層と
防食ポリシリコン層との選択部分が除去される。図４
に、絶縁層の残存部分が参照符号２６で、さらに、防食
用ポリシリコン層の残存部分が参照符号２８によって示
されている。絶縁層２６は、例えば、約１０００オング
ストロームの厚さに蒸着された、例えば、窒化シリコン
でもよく、また、防食用ポリシリコン層２８は、例え
ば、約１０００オングストロームの厚さに蒸着される。
絶縁層２６と防食用ポリシリコン層２８との組み合わせ
により、中に垂直方向の凹部３０を備えたスタック化構
造体（２６、２８）を形成する。凹部３０は、その下に
あるドレイン領域１６とほぼ一直線上に並んでいる。
法によって、エッチング保護層２２全体に、二酸化シリ
コンなどの絶縁材から成る厚膜２４が、例えば、約７０
００オングストロームの厚さに蒸着される。その後、絶
縁層２４全体にわたって絶縁層と防食用ポリシリコン層
とが順次蒸着される。さらに、ウェハ上に、従来のホト
リソグラフィおよびエッチング処理が施され、絶縁層と
防食ポリシリコン層との選択部分が除去される。図４
に、絶縁層の残存部分が参照符号２６で、さらに、防食
用ポリシリコン層の残存部分が参照符号２８によって示
されている。絶縁層２６は、例えば、約１０００オング
ストロームの厚さに蒸着された、例えば、窒化シリコン
でもよく、また、防食用ポリシリコン層２８は、例え
ば、約１０００オングストロームの厚さに蒸着される。
絶縁層２６と防食用ポリシリコン層２８との組み合わせ
により、中に垂直方向の凹部３０を備えたスタック化構
造体（２６、２８）を形成する。凹部３０は、その下に
あるドレイン領域１６とほぼ一直線上に並んでいる。
【００１９】次に図５について説明すると、次の工程に
おいて、スタック化構造体（２６、２８）の側壁に二酸
化シリコンスペーサ３２が形成される。本実施形態で
は、まず初めに二酸化シリコン層を、例えば、約１００
０オングストローム厚さに蒸着することによって二酸化
シリコンスペーサ３２を形成し、次に、二酸化シリコン
層をエッチングバックする。さらに、ウェハ上に、窒化
シリコンなどの絶縁材による層３４が、ＣＶＤ法によっ
て、例えば、約２０００オングストロームの厚さに蒸着
される。これにより、凹部３０は、絶縁層３４によって
ほぼ満たされる。
おいて、スタック化構造体（２６、２８）の側壁に二酸
化シリコンスペーサ３２が形成される。本実施形態で
は、まず初めに二酸化シリコン層を、例えば、約１００
０オングストローム厚さに蒸着することによって二酸化
シリコンスペーサ３２を形成し、次に、二酸化シリコン
層をエッチングバックする。さらに、ウェハ上に、窒化
シリコンなどの絶縁材による層３４が、ＣＶＤ法によっ
て、例えば、約２０００オングストロームの厚さに蒸着
される。これにより、凹部３０は、絶縁層３４によって
ほぼ満たされる。
【００２０】さらに、化学機械研磨（ＣＭＰ）法によっ
て、スタック化構造体（２６、２８）の少なくとも上面
が露出するまで絶縁層３４の一部が研磨される。
て、スタック化構造体（２６、２８）の少なくとも上面
が露出するまで絶縁層３４の一部が研磨される。
【００２１】次に、図６について説明すると、スタック
化構造体（２６、２８）と絶縁層３４とが共にエッチン
グマスク層として用いられ、ウェハにエッチングを施し
て、二酸化シリコンスペーサ３２が除去される。二酸化
シリコンスペーサ３２が完全に取り除かれると、引き続
きスタック化構造体（２６、２８）と絶縁層３４とをエ
ッチングマスク層として用いながら、さらにエッチング
処理を続行し、二酸化シリコンスペーサ３２が元々あっ
た位置の真下にある絶縁層２４の各部分をエッチングに
より除去する。エッチング処理を既定の深さになるよう
調節し、絶縁層２４にキャビティ３６を形成する。キャ
ビティ３６の深さは、任意に調節可能であるが、キャビ
ティ３６の底部は、エッチング保護層２２の上面よりも
一定距離だけ上方になければならない。次に防食用ポリ
シリコン層２８をエッチングマスク層として用い、ウェ
ハにエッチングが施されることにより、絶縁層３４が除
去される。
化構造体（２６、２８）と絶縁層３４とが共にエッチン
グマスク層として用いられ、ウェハにエッチングを施し
て、二酸化シリコンスペーサ３２が除去される。二酸化
シリコンスペーサ３２が完全に取り除かれると、引き続
きスタック化構造体（２６、２８）と絶縁層３４とをエ
ッチングマスク層として用いながら、さらにエッチング
処理を続行し、二酸化シリコンスペーサ３２が元々あっ
た位置の真下にある絶縁層２４の各部分をエッチングに
より除去する。エッチング処理を既定の深さになるよう
調節し、絶縁層２４にキャビティ３６を形成する。キャ
ビティ３６の深さは、任意に調節可能であるが、キャビ
ティ３６の底部は、エッチング保護層２２の上面よりも
一定距離だけ上方になければならない。次に防食用ポリ
シリコン層２８をエッチングマスク層として用い、ウェ
ハにエッチングが施されることにより、絶縁層３４が除
去される。
【００２２】図７について説明すると、スタック化構造
体（２６、２８）全体にわたってポリシリコン層３８
が、例えば、約１０００オングストロームの厚さに蒸着
され、キャビティ３６がほぼ充填される。ポリシリコン
層３８の導電率を高くするために、例えば、ヒ素イオン
をポリシリコン層３８に拡散させる方法がある。次に、
絶縁層２６の少なくとも上面が露出するまで、化学機械
研磨（ＣＭＰ）をウェハ上に施す。図７では、ポリシリ
コン層の残存部分が参照符号３８で示されている。この
研磨により、防食用ポリシリコン層２８も除去される。
さらに、ポリシリコン層３８と絶縁層２４とをエッチン
グ保護マスク層として同時に用い、ウェットエッチング
処理をウェハ上に施して絶縁層２６を除去する。このよ
うにして、スタック化構造体（２６、２８）全体が取り
除かれる。次に、ＣＶＤ法によって、ウェハ全体に、例
えば、二酸化シリコンから成る絶縁層４０が、例えば、
約２０００オングストロームの厚さに蒸着される。
体（２６、２８）全体にわたってポリシリコン層３８
が、例えば、約１０００オングストロームの厚さに蒸着
され、キャビティ３６がほぼ充填される。ポリシリコン
層３８の導電率を高くするために、例えば、ヒ素イオン
をポリシリコン層３８に拡散させる方法がある。次に、
絶縁層２６の少なくとも上面が露出するまで、化学機械
研磨（ＣＭＰ）をウェハ上に施す。図７では、ポリシリ
コン層の残存部分が参照符号３８で示されている。この
研磨により、防食用ポリシリコン層２８も除去される。
さらに、ポリシリコン層３８と絶縁層２４とをエッチン
グ保護マスク層として同時に用い、ウェットエッチング
処理をウェハ上に施して絶縁層２６を除去する。このよ
うにして、スタック化構造体（２６、２８）全体が取り
除かれる。次に、ＣＶＤ法によって、ウェハ全体に、例
えば、二酸化シリコンから成る絶縁層４０が、例えば、
約２０００オングストロームの厚さに蒸着される。
【００２３】図８について説明すると、次の工程では、
従来のホトリソグラフィならびにエッチング法により、
絶縁層４０、ポリシリコン層３８、絶縁層２４、エッチ
ング保護層２２、絶縁層２０、およびゲート酸化膜１４
を貫通しドレイン領域１６の上面に達する蓄積電極コン
タクトホール４２を形成する。次に、ＣＶＤ法によるポ
リシリコン層４４の蒸着により、蓄積電極コンタクトホ
ール４２が充填され、絶縁層４０の上面を覆う。
従来のホトリソグラフィならびにエッチング法により、
絶縁層４０、ポリシリコン層３８、絶縁層２４、エッチ
ング保護層２２、絶縁層２０、およびゲート酸化膜１４
を貫通しドレイン領域１６の上面に達する蓄積電極コン
タクトホール４２を形成する。次に、ＣＶＤ法によるポ
リシリコン層４４の蒸着により、蓄積電極コンタクトホ
ール４２が充填され、絶縁層４０の上面を覆う。
【００２４】図９について説明すると、次に、従来のホ
トリソグラフィならびにエッチング法が施され、形成さ
れる予定のＤＲＡＭセルのデータ記憶コンデンサ用蓄積
電極が画定される。さらに、エッチング保護層２２をエ
ッチング終点として、ウェハ上にウェットエッチングが
施され、絶縁層４０と絶縁層２４とを共に完全に除去す
る。以上で、ＤＲＡＭセルのデータ記憶コンデンサ用蓄
積電極の製造は完了する。図に示すように、蓄積電極
は、断面がほぼＴ字形のトランク状ポリシリコン層４４
と断面がほぼＬ字形のブランチ状ポリシリコン層３８と
を具備している。
トリソグラフィならびにエッチング法が施され、形成さ
れる予定のＤＲＡＭセルのデータ記憶コンデンサ用蓄積
電極が画定される。さらに、エッチング保護層２２をエ
ッチング終点として、ウェハ上にウェットエッチングが
施され、絶縁層４０と絶縁層２４とを共に完全に除去す
る。以上で、ＤＲＡＭセルのデータ記憶コンデンサ用蓄
積電極の製造は完了する。図に示すように、蓄積電極
は、断面がほぼＴ字形のトランク状ポリシリコン層４４
と断面がほぼＬ字形のブランチ状ポリシリコン層３８と
を具備している。
【００２５】トランク状ポリシリコン層４４Ａの底部４
４Ｂ（下方端部）は、ＤＲＡＭセルの転送トランジスタ
のドレイン領域１６と電気的に接続されている。Ｌ字形
ブランチ状ポリシリコン層のセクション３８は、垂直部
分４４Ａから横に枝を広げ（Ｔ字形トランク状ポリシリ
コン層４４Ａの垂直部分４４Ｃに対して直角に）、次
に、基板１０に向かって下方に延びている。このように
全体および構成部分が特定の形状を有していることか
ら、本明細書では、以後、この蓄積電極を「ツリー型蓄
積電極」と呼び、したがって、データ記憶コンデンサを
「ツリー型コンデンサ」と呼ぶことにする。
４Ｂ（下方端部）は、ＤＲＡＭセルの転送トランジスタ
のドレイン領域１６と電気的に接続されている。Ｌ字形
ブランチ状ポリシリコン層のセクション３８は、垂直部
分４４Ａから横に枝を広げ（Ｔ字形トランク状ポリシリ
コン層４４Ａの垂直部分４４Ｃに対して直角に）、次
に、基板１０に向かって下方に延びている。このように
全体および構成部分が特定の形状を有していることか
ら、本明細書では、以後、この蓄積電極を「ツリー型蓄
積電極」と呼び、したがって、データ記憶コンデンサを
「ツリー型コンデンサ」と呼ぶことにする。
【００２６】さらに図１０について説明すると、次の工
程では、トランク状ポリシリコン層４４Ａとブランチ状
ポリシリコン層のセクション３８両方の露出面全体に、
例えば、二酸化シリコン、窒化シリコン、ＮＯ（窒化シ
リコン／二酸化シリコン）、ＯＮＯ（二酸化シリコン／
窒化シリコン／二酸化シリコン）類から成る誘電体層４
６を形成する。次に、ツリー型コンデンサの製造を完了
するために、蓄積電極（４４Ａ、３８）に対向する電極
として機能するポリシリコン層４８を誘電体層４６全体
に形成する。対向電極４８の形成過程には、ＣＶＤ法に
より、ポリシリコン層を、例えば、約１０００オングス
トロームの厚さに蒸着する第１工程と、Ｎ型不純物をポ
リシリコン層に拡散して導電率を高める第２工程と、所
望の対向電極４８を形成するためポリシリコン層に施す
エッチング処理とが含まれている。
程では、トランク状ポリシリコン層４４Ａとブランチ状
ポリシリコン層のセクション３８両方の露出面全体に、
例えば、二酸化シリコン、窒化シリコン、ＮＯ（窒化シ
リコン／二酸化シリコン）、ＯＮＯ（二酸化シリコン／
窒化シリコン／二酸化シリコン）類から成る誘電体層４
６を形成する。次に、ツリー型コンデンサの製造を完了
するために、蓄積電極（４４Ａ、３８）に対向する電極
として機能するポリシリコン層４８を誘電体層４６全体
に形成する。対向電極４８の形成過程には、ＣＶＤ法に
より、ポリシリコン層を、例えば、約１０００オングス
トロームの厚さに蒸着する第１工程と、Ｎ型不純物をポ
リシリコン層に拡散して導電率を高める第２工程と、所
望の対向電極４８を形成するためポリシリコン層に施す
エッチング処理とが含まれている。
【００２７】ＤＲＡＭセルの製造を完了するためには、
引き続き、ビット線の製造工程と、パッドの接着工程
と、相互接続工程と、パッシベーション工程と、パッケ
ージ工程とを経なければならない。ただし、これらの各
工程は、従来技術しか含んでおらず、したがって、その
詳細な説明はここでは省略する。
引き続き、ビット線の製造工程と、パッドの接着工程
と、相互接続工程と、パッシベーション工程と、パッケ
ージ工程とを経なければならない。ただし、これらの各
工程は、従来技術しか含んでおらず、したがって、その
詳細な説明はここでは省略する。
【００２８】（実施形態２）前述した第１の実施の形態
において、各蓄積電極には、２つのセクションを有する
Ｌ字形ブランチ状導電層を１つだけ備えていたが、本発
明は、Ｌ字形ブランチ状導電層の各セクションの使用が
１組に限定されているわけではない。２組以上のＬ字形
ブランチ状導電層のセクションが使用可能である。この
第２の実施の形態による蓄積電極は、２組のＬ字形ブラ
ンチ状導電層を備えている。図１１〜図１５は、本発明
による半導体記憶装置の第２の実施の形態の製造方法に
関する各工程を示しており、該半導体記憶装置は、２組
のＬ字形ブランチを有するツリー型コンデンサの蓄積電
極を具備している。第２の実施の形態のツリー型コンデ
ンサは、図７の構造体をベースにしている。構造および
目的において図７と同一の図１１〜図１５の構成要素に
は、同じ符号が付けられている。
において、各蓄積電極には、２つのセクションを有する
Ｌ字形ブランチ状導電層を１つだけ備えていたが、本発
明は、Ｌ字形ブランチ状導電層の各セクションの使用が
１組に限定されているわけではない。２組以上のＬ字形
ブランチ状導電層のセクションが使用可能である。この
第２の実施の形態による蓄積電極は、２組のＬ字形ブラ
ンチ状導電層を備えている。図１１〜図１５は、本発明
による半導体記憶装置の第２の実施の形態の製造方法に
関する各工程を示しており、該半導体記憶装置は、２組
のＬ字形ブランチを有するツリー型コンデンサの蓄積電
極を具備している。第２の実施の形態のツリー型コンデ
ンサは、図７の構造体をベースにしている。構造および
目的において図７と同一の図１１〜図１５の構成要素に
は、同じ符号が付けられている。
【００２９】図７と共に図１１について説明する。図７
の構造体を作製した後、絶縁層４０全体に、絶縁層と防
食用ポリシリコン層とが順次蒸着される。次に、従来の
ホトリソグラフィおよびエッチング法により、絶縁層と
防食層との両方の選択部分が取り除かれる。図１１で
は、絶縁層の残存部分が、参照符号５０によって示さ
れ、防食用ポリシリコン層の残存部分は参照符号５２に
よって示されている。絶縁層５０は、例えば、約１００
０オングストロームの厚さに蒸着された窒化シリコンに
よって形成することができ、防食用ポリシリコン層５２
は、例えば、約１０００オングストロームの厚さに蒸着
される。絶縁層５０と防食用ポリシリコン層５２との組
み合わせにより、中に凹部５４を備えたスタック化構造
体（５０、５２）が形成される。ここでは、凹部５４の
幅が、図４の初期段階に形成される凹部３０よりも広く
なっており、ドレイン領域１６と垂直方向にほぼ一直線
上に並んでいる。
の構造体を作製した後、絶縁層４０全体に、絶縁層と防
食用ポリシリコン層とが順次蒸着される。次に、従来の
ホトリソグラフィおよびエッチング法により、絶縁層と
防食層との両方の選択部分が取り除かれる。図１１で
は、絶縁層の残存部分が、参照符号５０によって示さ
れ、防食用ポリシリコン層の残存部分は参照符号５２に
よって示されている。絶縁層５０は、例えば、約１００
０オングストロームの厚さに蒸着された窒化シリコンに
よって形成することができ、防食用ポリシリコン層５２
は、例えば、約１０００オングストロームの厚さに蒸着
される。絶縁層５０と防食用ポリシリコン層５２との組
み合わせにより、中に凹部５４を備えたスタック化構造
体（５０、５２）が形成される。ここでは、凹部５４の
幅が、図４の初期段階に形成される凹部３０よりも広く
なっており、ドレイン領域１６と垂直方向にほぼ一直線
上に並んでいる。
【００３０】次に図１２について説明すると、次の工程
では、スタック化構造体（５０、５２）の側壁に、二酸
化シリコンスペーサ５６が形成される。本実施の形態で
は、まず初めに二酸化シリコン層を、例えば、約１００
０オングストロームの厚さに蒸着する工程と、次に二酸
化シリコン層にエッチングバック処理を施す工程により
形成される。次に、例えば、ＣＶＤ法により窒化シリコ
ンをウェハ全体に、例えば、約２０００オングストロー
ムの厚さに蒸着することによって、絶縁層５８を形成す
る。絶縁層５８により、凹部５４はほぼ満たされた状態
になる。その後、スタック化構造体（５０、５２）の少
なくとも上面が露出するまで、ウェハの上面にＣＭＰ処
理が施され、絶縁層５８の一部が研磨により除去され
る。
では、スタック化構造体（５０、５２）の側壁に、二酸
化シリコンスペーサ５６が形成される。本実施の形態で
は、まず初めに二酸化シリコン層を、例えば、約１００
０オングストロームの厚さに蒸着する工程と、次に二酸
化シリコン層にエッチングバック処理を施す工程により
形成される。次に、例えば、ＣＶＤ法により窒化シリコ
ンをウェハ全体に、例えば、約２０００オングストロー
ムの厚さに蒸着することによって、絶縁層５８を形成す
る。絶縁層５８により、凹部５４はほぼ満たされた状態
になる。その後、スタック化構造体（５０、５２）の少
なくとも上面が露出するまで、ウェハの上面にＣＭＰ処
理が施され、絶縁層５８の一部が研磨により除去され
る。
【００３１】次に、図１３について説明すると、エッチ
ングマスク層としてスタック化構造体（５０、５２）と
絶縁層５８とを同時に用いて、ウェハにエッチングを施
すことにより、二酸化シリコンスペーサ５６を除去す
る。二酸化シリコンスペーサ５６が完全に除去された
後、引き続きスタック化構造体（５０、５２）と絶縁層
５８とをエッチングマスク層として用いて、エッチング
を続行し、二酸化シリコンスペーサ５６が初めに配置さ
れた位置の真下に配置されている絶縁層２４の一部をエ
ッチングにより除去する。ここで既定の深さに合わせて
エッチングを調節し、絶縁層２４内にキャビティ６０を
形成する。ただし、キャビティ６０の深さは任意に調節
できるが、キャビティ６０の底部はエッチング保護層２
２の上面から一定距離だけ上方に位置していなければな
らない。キャビティ６０が完全に形成された後、防食用
ポリシリコン層５２をエッチングマスク層として、ウェ
ハに対してさらにエッチングが施されて絶縁層５８が除
去される。
ングマスク層としてスタック化構造体（５０、５２）と
絶縁層５８とを同時に用いて、ウェハにエッチングを施
すことにより、二酸化シリコンスペーサ５６を除去す
る。二酸化シリコンスペーサ５６が完全に除去された
後、引き続きスタック化構造体（５０、５２）と絶縁層
５８とをエッチングマスク層として用いて、エッチング
を続行し、二酸化シリコンスペーサ５６が初めに配置さ
れた位置の真下に配置されている絶縁層２４の一部をエ
ッチングにより除去する。ここで既定の深さに合わせて
エッチングを調節し、絶縁層２４内にキャビティ６０を
形成する。ただし、キャビティ６０の深さは任意に調節
できるが、キャビティ６０の底部はエッチング保護層２
２の上面から一定距離だけ上方に位置していなければな
らない。キャビティ６０が完全に形成された後、防食用
ポリシリコン層５２をエッチングマスク層として、ウェ
ハに対してさらにエッチングが施されて絶縁層５８が除
去される。
【００３２】さらに、図１４について説明すると、次の
工程では、スタック化構造体（５０、５２）と絶縁層４
０の全体に、キャビティ６０をほぼ満たすような、例え
ば、約１０００オングストロームの厚さにポリシリコン
層を蒸着させる。ポリシリコン層は、例えば、ヒ素イオ
ンを拡散させることにより、導電率を高めることができ
る。その後、絶縁層５０の少なくとも上面が露出するま
で、ＣＭＰ法が施される。図１４では、ポリシリコン層
の残存部分が参照符号６２で示されている。この工程に
より、防食用ポリシリコン層５２は除去される。エッチ
ング保護用マスク層としてポリシリコン層６２と絶縁層
４０とが同時に用いられ、ウェハ上にウェットエッチン
グが施されて絶縁層５０が除去される。これにより、ス
タック化構造体（５０、５２）全体が取り除かれる。さ
らに、ＣＶＤ法により、二酸化シリコン層などの絶縁層
６４が、例えば、約２０００オングストロームの厚さに
蒸着される。
工程では、スタック化構造体（５０、５２）と絶縁層４
０の全体に、キャビティ６０をほぼ満たすような、例え
ば、約１０００オングストロームの厚さにポリシリコン
層を蒸着させる。ポリシリコン層は、例えば、ヒ素イオ
ンを拡散させることにより、導電率を高めることができ
る。その後、絶縁層５０の少なくとも上面が露出するま
で、ＣＭＰ法が施される。図１４では、ポリシリコン層
の残存部分が参照符号６２で示されている。この工程に
より、防食用ポリシリコン層５２は除去される。エッチ
ング保護用マスク層としてポリシリコン層６２と絶縁層
４０とが同時に用いられ、ウェハ上にウェットエッチン
グが施されて絶縁層５０が除去される。これにより、ス
タック化構造体（５０、５２）全体が取り除かれる。さ
らに、ＣＶＤ法により、二酸化シリコン層などの絶縁層
６４が、例えば、約２０００オングストロームの厚さに
蒸着される。
【００３３】次に図１５について説明すると、さらに、
従来のホトリソグラフィならびにエッチング処理を施し
て、絶縁層６４、ポリシリコン層６２、絶縁層４０、ポ
リシリコン層３８、絶縁層２４、エッチング保護層２
２、絶縁層２０、およびゲート酸化膜１４を貫通してド
レイン領域１６の上面に達する蓄積電極コンタクトホー
ル６６を形成する。その後、ＣＶＤ法により、蓄積電極
コンタクトホール６６を充填し絶縁層６４の上面を覆う
ように、絶縁層６４上にポリシリコン層６８が蒸着され
る。
従来のホトリソグラフィならびにエッチング処理を施し
て、絶縁層６４、ポリシリコン層６２、絶縁層４０、ポ
リシリコン層３８、絶縁層２４、エッチング保護層２
２、絶縁層２０、およびゲート酸化膜１４を貫通してド
レイン領域１６の上面に達する蓄積電極コンタクトホー
ル６６を形成する。その後、ＣＶＤ法により、蓄積電極
コンタクトホール６６を充填し絶縁層６４の上面を覆う
ように、絶縁層６４上にポリシリコン層６８が蒸着され
る。
【００３４】その後、さらに、ウェハ上に従来のホトリ
ソグラフィならびにエッチング処理を施して、形成され
ることになっているＤＲＡＭセルのデータ記憶コンデン
サ用蓄積電極の位置を画定する。次に、エッチング保護
層２２をエッチング終点として、ウェハ上にウェットエ
ッチング処理を施すことにより、二酸化シリコン絶縁層
６４、４０、および２４を完全に取り除く。以上で、Ｄ
ＲＡＭセルのデータ記憶コンデンサの蓄積電極の製造は
完了する。
ソグラフィならびにエッチング処理を施して、形成され
ることになっているＤＲＡＭセルのデータ記憶コンデン
サ用蓄積電極の位置を画定する。次に、エッチング保護
層２２をエッチング終点として、ウェハ上にウェットエ
ッチング処理を施すことにより、二酸化シリコン絶縁層
６４、４０、および２４を完全に取り除く。以上で、Ｄ
ＲＡＭセルのデータ記憶コンデンサの蓄積電極の製造は
完了する。
【００３５】図１５に示すように、蓄積電極は、断面が
ほぼＴ字形のトランク状ポリシリコン層６８と、断面が
ほぼＬ字形のそれぞれ２セクションを有する２つのブラ
ンチ状ポリシリコン層６２および３８を具備している。
トランク状ポリシリコン層６８は、ＤＲＡＭセルの転送
トランジスタのドレイン領域１６と電気的に接続された
底部６８Ｂ（下方端部）を有している。２組のＬ字形ブ
ランチ状ポリシリコン層６２および３８は、それぞれ、
Ｔ字形トランク状ポリシリコン層６８の直立部分６８Ａ
から横向きに（水平、すなわち、基板表面に対して平行
に）枝を伸ばし、さらに下方に延びている。ＤＲＡＭセ
ルの製造を完了するために行うこの後の工程は、すべて
従来の工程と同じである。したがって、その説明につい
ては、ここで行う必要はない。
ほぼＴ字形のトランク状ポリシリコン層６８と、断面が
ほぼＬ字形のそれぞれ２セクションを有する２つのブラ
ンチ状ポリシリコン層６２および３８を具備している。
トランク状ポリシリコン層６８は、ＤＲＡＭセルの転送
トランジスタのドレイン領域１６と電気的に接続された
底部６８Ｂ（下方端部）を有している。２組のＬ字形ブ
ランチ状ポリシリコン層６２および３８は、それぞれ、
Ｔ字形トランク状ポリシリコン層６８の直立部分６８Ａ
から横向きに（水平、すなわち、基板表面に対して平行
に）枝を伸ばし、さらに下方に延びている。ＤＲＡＭセ
ルの製造を完了するために行うこの後の工程は、すべて
従来の工程と同じである。したがって、その説明につい
ては、ここで行う必要はない。
【００３６】（実施形態３）上述の第１および第２の実
施の形態において、各ツリー型コンデンサは、断面がほ
ぼＴ字形のトランク状部分を有していた。しかしなが
ら、本発明は、このような形状を備えたトランク状部分
の形成のみに限定されるものではなく、トランク状導電
層は、以下に述べるように、垂直な柱状でもよい。
施の形態において、各ツリー型コンデンサは、断面がほ
ぼＴ字形のトランク状部分を有していた。しかしなが
ら、本発明は、このような形状を備えたトランク状部分
の形成のみに限定されるものではなく、トランク状導電
層は、以下に述べるように、垂直な柱状でもよい。
【００３７】図１６は、本発明の第３の実施の形態の製
造方法に関する工程を示す断面図であり、第３の実施の
形態は、柱状のトランク状導電層を有するツリー型コン
デンサを具備している。本実施の形態のツリー型コンデ
ンサは、図８の構造体をベースにしており、構造および
目的において図８と同一の図１６の構成要素には、同じ
参照符号が付けられている。
造方法に関する工程を示す断面図であり、第３の実施の
形態は、柱状のトランク状導電層を有するツリー型コン
デンサを具備している。本実施の形態のツリー型コンデ
ンサは、図８の構造体をベースにしており、構造および
目的において図８と同一の図１６の構成要素には、同じ
参照符号が付けられている。
【００３８】図８と合わせて図１６について説明する。
図８に示す構造体の作製が完了すると、絶縁層４０の少
なくとも上面が露出するまで、ウェハ上にＣＭＰ処理が
施されてポリシリコン層４４の水平部分４４Ａが研磨に
より除去され、ほぼ柱状のポリシリコン層４４の垂直部
分４４Ｃのみが残される。次に、エッチング保護層２２
をエッチング終点としてウェットエッチングが施され、
二酸化シリコン絶縁層４０および２４が完全に取り除か
れる。以上でＤＲＡＭセルのデータ記憶コンデンサ用蓄
積電極の製造が完了する。図１６に示すように、蓄積電
極は、ほぼ柱形のトランク状ポリシリコン層４４Ｃと、
断面がほぼＬ字形の２セクションを有するブランチ状ポ
リシリコン層３８を具備している。柱形トランク状ポリ
シリコン層４４Ｃの底部４４Ｂ（下方端部）は、ＤＲＡ
Ｍセルの転送トランジスタのドレイン領域１６と電気的
に接続されている。Ｌ字形ブランチ状ポリシリコン層３
８は、ポリシリコン層４４Ｃから横向きに（トランク状
層４４Ｃに対して直角に、基板１０の上面と平行に）枝
を伸ばし、さらに、基板１０に向かって下方に延びてい
る。ＤＲＡＭセルの製造を完了するために必要なこの後
の工程は、すべて従来通りであることから、その工程に
ついてここで説明する必要はない。
図８に示す構造体の作製が完了すると、絶縁層４０の少
なくとも上面が露出するまで、ウェハ上にＣＭＰ処理が
施されてポリシリコン層４４の水平部分４４Ａが研磨に
より除去され、ほぼ柱状のポリシリコン層４４の垂直部
分４４Ｃのみが残される。次に、エッチング保護層２２
をエッチング終点としてウェットエッチングが施され、
二酸化シリコン絶縁層４０および２４が完全に取り除か
れる。以上でＤＲＡＭセルのデータ記憶コンデンサ用蓄
積電極の製造が完了する。図１６に示すように、蓄積電
極は、ほぼ柱形のトランク状ポリシリコン層４４Ｃと、
断面がほぼＬ字形の２セクションを有するブランチ状ポ
リシリコン層３８を具備している。柱形トランク状ポリ
シリコン層４４Ｃの底部４４Ｂ（下方端部）は、ＤＲＡ
Ｍセルの転送トランジスタのドレイン領域１６と電気的
に接続されている。Ｌ字形ブランチ状ポリシリコン層３
８は、ポリシリコン層４４Ｃから横向きに（トランク状
層４４Ｃに対して直角に、基板１０の上面と平行に）枝
を伸ばし、さらに、基板１０に向かって下方に延びてい
る。ＤＲＡＭセルの製造を完了するために必要なこの後
の工程は、すべて従来通りであることから、その工程に
ついてここで説明する必要はない。
【００３９】第３の実施の形態では、ＣＭＰによって柱
形トランク状導電層４４Ｃが形成される。しかし、代わ
りに、エッチングバックにより、図８に示すようなポリ
シリコン層４４の水平部分４４Ａを除去して直立部分４
４Ｃを残すこともできる。柱形トランク状導電層４４Ｃ
を形成するもう１つの方法は、蓄積電極コンタクトホー
ル４２にポリシリコン層をエピタキシャル成長させるも
のである。成長によってできたエピタキシャルポリシリ
コン層は、柱形トランク状導電層４４Ｃとして機能す
る。
形トランク状導電層４４Ｃが形成される。しかし、代わ
りに、エッチングバックにより、図８に示すようなポリ
シリコン層４４の水平部分４４Ａを除去して直立部分４
４Ｃを残すこともできる。柱形トランク状導電層４４Ｃ
を形成するもう１つの方法は、蓄積電極コンタクトホー
ル４２にポリシリコン層をエピタキシャル成長させるも
のである。成長によってできたエピタキシャルポリシリ
コン層は、柱形トランク状導電層４４Ｃとして機能す
る。
【００４０】（実施形態４）以上述べてきた第１、第
２、ならびに第３の実施の形態では、各蓄積電極のトラ
ンク状部分は一体的な構成要素であり、各ブランチ状導
電層は、その断面において、トランク状導電層の垂直部
分から延在している２つのＬ字形セクションすなわち枝
を具備している。
２、ならびに第３の実施の形態では、各蓄積電極のトラ
ンク状部分は一体的な構成要素であり、各ブランチ状導
電層は、その断面において、トランク状導電層の垂直部
分から延在している２つのＬ字形セクションすなわち枝
を具備している。
【００４１】しかしながら、本発明は、このような構造
に限定されていない。第４の実施の形態は、複数のトラ
ンク状セグメントから成るトランク状導電層と、２枝を
備えたブランチ状導電層とを有する蓄積電極を具備して
おり、２枝のうちの１枝の断面はほぼＬ字形（１水平セ
グメントと１垂直セグメントにより形成される）であ
り、別の１枝は、１水平セグメントだけで構成されてい
る。
に限定されていない。第４の実施の形態は、複数のトラ
ンク状セグメントから成るトランク状導電層と、２枝を
備えたブランチ状導電層とを有する蓄積電極を具備して
おり、２枝のうちの１枝の断面はほぼＬ字形（１水平セ
グメントと１垂直セグメントにより形成される）であ
り、別の１枝は、１水平セグメントだけで構成されてい
る。
【００４２】図１７〜図２１は、第４の実施の形態の製
造方法に関する各工程を示す断面図である。第４の実施
の形態のツリー型コンデンサは、図３の構造体に基づい
ており、構造および目的において図３と同一の図１７〜
図２１の構成要素には、同じ参照符号が付けられてい
る。
造方法に関する各工程を示す断面図である。第４の実施
の形態のツリー型コンデンサは、図３の構造体に基づい
ており、構造および目的において図３と同一の図１７〜
図２１の構成要素には、同じ参照符号が付けられてい
る。
【００４３】図３と合わせて図１７について説明する。
図３の構造体の作製が完了すると、従来のホトリソグラ
フィならびにエッチング処理により、エッチング保護層
２２、絶縁層２０、ゲート酸化膜１４を貫通してドレイ
ン領域１６の上面に達する蓄積電極コンタクトホール７
０が形成される。次に、ＣＶＤ法によりポリシリコン層
７２が蒸着される。ポリシリコン層７２に、例えば、ヒ
素イオンを拡散して導電率を高めることができる。図１
７に示すように、ポリシリコン層７２によって蓄積電極
コンタクトホール７０が充填され、エッチング保護層２
２の上面が覆われる。次に、例えば、ポリシリコン層７
２全体に二酸化シリコンを、例えば、約７０００オング
ストロームの厚さに蒸着することによって、厚い絶縁層
７４が形成される。その後、ＣＶＤ法によって、絶縁層
７４全体に絶縁層と防食用ポリシリコン層とが順次蒸着
される。さらに、ウェハ上に従来のホトリソグラフィな
らびにエッチング処理を施して、絶縁層と防食層の選択
部分を取り除く。図１７では、絶縁層の残存部分が参照
符号７６によって示され、防食用ポリシリコン層の残存
部分は参照符号７８によって示されている。絶縁層７６
の形成は、例えば、窒化シリコンを、例えば、約１００
０オングストロームの厚さに蒸着することによって可能
であり、防食用ポリシリコン層７８は、例えば、約１０
００オングストロームの厚さに蒸着される。絶縁層７６
と防食用ポリシリコン層７８との組み合わせにより、中
に凹部８０を有するスタック化構造体（７６、７８）が
形成される。凹部８０は、ドレイン領域１６の１側面
（図１７の左側）とほぼ垂直方向に並んでいる。
図３の構造体の作製が完了すると、従来のホトリソグラ
フィならびにエッチング処理により、エッチング保護層
２２、絶縁層２０、ゲート酸化膜１４を貫通してドレイ
ン領域１６の上面に達する蓄積電極コンタクトホール７
０が形成される。次に、ＣＶＤ法によりポリシリコン層
７２が蒸着される。ポリシリコン層７２に、例えば、ヒ
素イオンを拡散して導電率を高めることができる。図１
７に示すように、ポリシリコン層７２によって蓄積電極
コンタクトホール７０が充填され、エッチング保護層２
２の上面が覆われる。次に、例えば、ポリシリコン層７
２全体に二酸化シリコンを、例えば、約７０００オング
ストロームの厚さに蒸着することによって、厚い絶縁層
７４が形成される。その後、ＣＶＤ法によって、絶縁層
７４全体に絶縁層と防食用ポリシリコン層とが順次蒸着
される。さらに、ウェハ上に従来のホトリソグラフィな
らびにエッチング処理を施して、絶縁層と防食層の選択
部分を取り除く。図１７では、絶縁層の残存部分が参照
符号７６によって示され、防食用ポリシリコン層の残存
部分は参照符号７８によって示されている。絶縁層７６
の形成は、例えば、窒化シリコンを、例えば、約１００
０オングストロームの厚さに蒸着することによって可能
であり、防食用ポリシリコン層７８は、例えば、約１０
００オングストロームの厚さに蒸着される。絶縁層７６
と防食用ポリシリコン層７８との組み合わせにより、中
に凹部８０を有するスタック化構造体（７６、７８）が
形成される。凹部８０は、ドレイン領域１６の１側面
（図１７の左側）とほぼ垂直方向に並んでいる。
【００４４】次に、図１８について説明すると、スタッ
ク化構造体（７６、７８）の側壁に、二酸化シリコンス
ペーサ８２が形成される。本実施の形態では、まず初め
に二酸化シリコン層を、例えば、約１０００オングスト
ロームの厚さに蒸着し、次に二酸化シリコン層にエッチ
ングバック処理を施すことによって二酸化シリコンスペ
ーサ８２が形成される。次に、ＣＶＤ法によって、ウェ
ハ上に、例えば、約２０００オングストロームの厚さ
に、例えば、窒化シリコンによる絶縁層８４を蒸着す
る。この絶縁層８４によって、凹部８０はほぼ満たされ
る。次に、スタック化構造体（７６、７８）の少なくと
も上面が露出するまで、絶縁層８４にＣＭＰ法による処
理を施す。
ク化構造体（７６、７８）の側壁に、二酸化シリコンス
ペーサ８２が形成される。本実施の形態では、まず初め
に二酸化シリコン層を、例えば、約１０００オングスト
ロームの厚さに蒸着し、次に二酸化シリコン層にエッチ
ングバック処理を施すことによって二酸化シリコンスペ
ーサ８２が形成される。次に、ＣＶＤ法によって、ウェ
ハ上に、例えば、約２０００オングストロームの厚さ
に、例えば、窒化シリコンによる絶縁層８４を蒸着す
る。この絶縁層８４によって、凹部８０はほぼ満たされ
る。次に、スタック化構造体（７６、７８）の少なくと
も上面が露出するまで、絶縁層８４にＣＭＰ法による処
理を施す。
【００４５】次に、図１９について説明する。エッチン
グマスク層としてスタック化構造体（７６、７８）と絶
縁層８４とを同時に使用してウェハにエッチング処理を
施すことにより、二酸化シリコンスペーサ８２を除去す
る。スペーサ８２が完全に取り除かれると、引き続きス
タック化構造体（７６、７８）と絶縁層８４をエッチン
グマスク層として用いてエッチング処理が続行され、ス
ペーサ８２が初めにあった位置の真下にある絶縁層７４
の一部がエッチングにより除去される。エッチングの調
節により、絶縁層７４に所定の深さを持つキャビティ８
６が形成される。ただし、キャビティ８６の深さは任意
に調節できるが、キャビティ８６の底部は、ポリシリコ
ン層７２の上面から一定距離だけ上方になければならな
い。次に、防食用ポリシリコン層７８をエッチングマス
ク層として用い、エッチング処理が施され、絶縁層８４
が除去される。その後、スタック化構造体（７６、７
８）と絶縁層７４全体にわたり、キャビティ８６および
８０をほぼ満たすような例えば約１０００オングストロ
ームの厚さにポリシリコン層が蒸着される。このポリシ
リコン層は、例えば、ヒ素イオンを拡散させることによ
り、導電率を高めることができる。絶縁層７６の少なく
とも上面が露出するまで、ＣＭＰ法による処理が施され
る。図１９では、ポリシリコン層の残存部分が参照符号
８８によって示されている。この工程により、防食用ポ
リシリコン層７８も除去される。
グマスク層としてスタック化構造体（７６、７８）と絶
縁層８４とを同時に使用してウェハにエッチング処理を
施すことにより、二酸化シリコンスペーサ８２を除去す
る。スペーサ８２が完全に取り除かれると、引き続きス
タック化構造体（７６、７８）と絶縁層８４をエッチン
グマスク層として用いてエッチング処理が続行され、ス
ペーサ８２が初めにあった位置の真下にある絶縁層７４
の一部がエッチングにより除去される。エッチングの調
節により、絶縁層７４に所定の深さを持つキャビティ８
６が形成される。ただし、キャビティ８６の深さは任意
に調節できるが、キャビティ８６の底部は、ポリシリコ
ン層７２の上面から一定距離だけ上方になければならな
い。次に、防食用ポリシリコン層７８をエッチングマス
ク層として用い、エッチング処理が施され、絶縁層８４
が除去される。その後、スタック化構造体（７６、７
８）と絶縁層７４全体にわたり、キャビティ８６および
８０をほぼ満たすような例えば約１０００オングストロ
ームの厚さにポリシリコン層が蒸着される。このポリシ
リコン層は、例えば、ヒ素イオンを拡散させることによ
り、導電率を高めることができる。絶縁層７６の少なく
とも上面が露出するまで、ＣＭＰ法による処理が施され
る。図１９では、ポリシリコン層の残存部分が参照符号
８８によって示されている。この工程により、防食用ポ
リシリコン層７８も除去される。
【００４６】次に、図２０について説明すると、ポリシ
リコン層８８と絶縁層７４とをエッチング保護マスク層
として用い、ウェットエッチング処理を施して、絶縁層
７６を取り除く。スタック化構造体（７６、７８）の全
体は、この工程を通じて以上のように除去される。次
に、ＣＶＤ法により、例えば、二酸化シリコンによる絶
縁層９０が、例えば、約２０００オングストロームの厚
さに蒸着される。さらに、ポリシリコン層７２の上面が
露出するまで、従来のホトリソグラフィおよびエッチン
グ法による処理がウェハ上に施されて、絶縁層９０、ポ
リシリコン層８８、および絶縁層７４の選択部分が順次
除去され、これにより、孔９２が形成されて、ポリシリ
コン層８８は、左側と右側のＬ字形ブランチ（枝）８８
Ａと８８Ｂに分割される。次に、孔９２において、例え
ば、エピタキシャル成長により、あるいは、蒸着および
エッチング工程により、一体型柱状ポリシリコン層９４
が形成される。
リコン層８８と絶縁層７４とをエッチング保護マスク層
として用い、ウェットエッチング処理を施して、絶縁層
７６を取り除く。スタック化構造体（７６、７８）の全
体は、この工程を通じて以上のように除去される。次
に、ＣＶＤ法により、例えば、二酸化シリコンによる絶
縁層９０が、例えば、約２０００オングストロームの厚
さに蒸着される。さらに、ポリシリコン層７２の上面が
露出するまで、従来のホトリソグラフィおよびエッチン
グ法による処理がウェハ上に施されて、絶縁層９０、ポ
リシリコン層８８、および絶縁層７４の選択部分が順次
除去され、これにより、孔９２が形成されて、ポリシリ
コン層８８は、左側と右側のＬ字形ブランチ（枝）８８
Ａと８８Ｂに分割される。次に、孔９２において、例え
ば、エピタキシャル成長により、あるいは、蒸着および
エッチング工程により、一体型柱状ポリシリコン層９４
が形成される。
【００４７】今度は、図２１について説明すると、さら
に従来のホトリソグラフィならびにエッチング法による
処理をウェハ上に施して、ポリシリコン層８８および７
２の一部を選択的に取り除くことにより、これから形成
されるＤＲＡＭセルのデータ記憶コンデンサ用蓄積電極
を画定する。この工程により、ポリシリコン層８８の左
側のＬ字形ブランチ８８Ｂの垂直セグメント８８Ｂ２が
除去され、水平セグメント８８Ｂ１のみが枝として残さ
れる。その後、エッチング保護層２２をエッチング終点
としてウェハにウェットエッチング処理を施すことによ
り、二酸化シリコン絶縁層９０および７４を除去する。
以上で、ＤＲＡＭセルのデータ記憶コンデンサ用蓄積電
極の製造は完了する。図に示すように、この蓄積電極
は、下方トランク状導電層７２Ａと、下方トランク状導
電層７２Ａから延びている上方トランク状ポリシリコン
層９４と、断面がほぼＬ字形の右側の第１枝８８Ａと水
平セグメントのみから成る左側の第２枝８８Ｂ１とから
成るブランチ状導電層とを具備している。下方トランク
状導電層７２Ａは、断面がほぼＴ字形であり、底部７２
Ｂ（下方端部）は、ＤＲＡＭセルの転送トランジスタの
ドレイン領域１６と電気的に接続されている。上方トラ
ンク状ポリシリコン層９４は、ほぼ柱状であり、下方ト
ランク状導電層７２Ａの上面から垂直に延びている。ブ
ランチ状ポリシリコン層（８８Ａ、８８Ｂ１）は、上方
トランク状ポリシリコン層９４から横向きに、すなわ
ち、水平かつ層９４に対してほぼ直角に枝を延ばしてい
る。
に従来のホトリソグラフィならびにエッチング法による
処理をウェハ上に施して、ポリシリコン層８８および７
２の一部を選択的に取り除くことにより、これから形成
されるＤＲＡＭセルのデータ記憶コンデンサ用蓄積電極
を画定する。この工程により、ポリシリコン層８８の左
側のＬ字形ブランチ８８Ｂの垂直セグメント８８Ｂ２が
除去され、水平セグメント８８Ｂ１のみが枝として残さ
れる。その後、エッチング保護層２２をエッチング終点
としてウェハにウェットエッチング処理を施すことによ
り、二酸化シリコン絶縁層９０および７４を除去する。
以上で、ＤＲＡＭセルのデータ記憶コンデンサ用蓄積電
極の製造は完了する。図に示すように、この蓄積電極
は、下方トランク状導電層７２Ａと、下方トランク状導
電層７２Ａから延びている上方トランク状ポリシリコン
層９４と、断面がほぼＬ字形の右側の第１枝８８Ａと水
平セグメントのみから成る左側の第２枝８８Ｂ１とから
成るブランチ状導電層とを具備している。下方トランク
状導電層７２Ａは、断面がほぼＴ字形であり、底部７２
Ｂ（下方端部）は、ＤＲＡＭセルの転送トランジスタの
ドレイン領域１６と電気的に接続されている。上方トラ
ンク状ポリシリコン層９４は、ほぼ柱状であり、下方ト
ランク状導電層７２Ａの上面から垂直に延びている。ブ
ランチ状ポリシリコン層（８８Ａ、８８Ｂ１）は、上方
トランク状ポリシリコン層９４から横向きに、すなわ
ち、水平かつ層９４に対してほぼ直角に枝を延ばしてい
る。
【００４８】（実施形態５）以上述べてきた実施の形態
に対し、第５の実施の形態は、水平に延びたブランチ状
導電層に加え、Ｌ字形ブランチ状導電層を備えた蓄積電
極を具備するツリー型コンデンサを有している。
に対し、第５の実施の形態は、水平に延びたブランチ状
導電層に加え、Ｌ字形ブランチ状導電層を備えた蓄積電
極を具備するツリー型コンデンサを有している。
【００４９】さらに、前に述べた第４の実施の形態で
は、下方トランク状導電層７２Ａの水平部分は、下に横
たわっているエッチング保護層２２に接している。しか
しながら、本発明は、この特徴に限定されていない。下
方トランク状導電層７２Ａの水平部分の下面は、蓄積電
極の表面積をさらに広くするために、横たわるエッチン
グ保護層２２からある程度の距離だけ離してもよい。
は、下方トランク状導電層７２Ａの水平部分は、下に横
たわっているエッチング保護層２２に接している。しか
しながら、本発明は、この特徴に限定されていない。下
方トランク状導電層７２Ａの水平部分の下面は、蓄積電
極の表面積をさらに広くするために、横たわるエッチン
グ保護層２２からある程度の距離だけ離してもよい。
【００５０】図２２〜図２６は、本発明の第５の実施の
形態の製造方法に関する各工程を示す断面図であり、本
実施の形態において、ツリー型コンデンサは、図３の構
造体をベースにしている。構造および目的において同一
な図２２〜図２６の構成要素には、同じ参照符号が付け
られている。
形態の製造方法に関する各工程を示す断面図であり、本
実施の形態において、ツリー型コンデンサは、図３の構
造体をベースにしている。構造および目的において同一
な図２２〜図２６の構成要素には、同じ参照符号が付け
られている。
【００５１】図３と合わせて図２２について説明する。
図３の構造体の作製が完了すると、例えば、ＣＶＤ法に
よりエッチング保護層２２全体に二酸化シリコンを、例
えば、約１０００オングストロームの厚さに蒸着するこ
とによって、絶縁層９６が形成される。次に、従来のホ
トリソグラフィならびにエッチング法による処理をウェ
ハ上に施して、絶縁層９６、エッチング保護層２２、絶
縁層２０、およびゲート酸化膜１４を貫通してドレイン
領域１６の上面に達する蓄積電極コンタクトホール９８
を形成する。次に、ＣＶＤ法により、絶縁層９６全体に
ポリシリコン層１００が蒸着される。このポリシリコン
層１００は、例えば、ヒ素イオンを拡散させることによ
り、導電率を高めることができる。また、ポリシリコン
層１００によって、蓄積電極コンタクトホール９８が充
填され、絶縁層９６の上面が覆われる。さらに、例え
ば、ポリシリコン層１００全体に、二酸化シリコンによ
る厚い絶縁層１０２が、例えば、７０００オングストロ
ームの厚さに蒸着される。次に、絶縁層１０２全体に、
絶縁層と防食用ポリシリコン層とが順次蒸着される。
図３の構造体の作製が完了すると、例えば、ＣＶＤ法に
よりエッチング保護層２２全体に二酸化シリコンを、例
えば、約１０００オングストロームの厚さに蒸着するこ
とによって、絶縁層９６が形成される。次に、従来のホ
トリソグラフィならびにエッチング法による処理をウェ
ハ上に施して、絶縁層９６、エッチング保護層２２、絶
縁層２０、およびゲート酸化膜１４を貫通してドレイン
領域１６の上面に達する蓄積電極コンタクトホール９８
を形成する。次に、ＣＶＤ法により、絶縁層９６全体に
ポリシリコン層１００が蒸着される。このポリシリコン
層１００は、例えば、ヒ素イオンを拡散させることによ
り、導電率を高めることができる。また、ポリシリコン
層１００によって、蓄積電極コンタクトホール９８が充
填され、絶縁層９６の上面が覆われる。さらに、例え
ば、ポリシリコン層１００全体に、二酸化シリコンによ
る厚い絶縁層１０２が、例えば、７０００オングストロ
ームの厚さに蒸着される。次に、絶縁層１０２全体に、
絶縁層と防食用ポリシリコン層とが順次蒸着される。
【００５２】さらに、従来のホトリソグラフィならびに
エッチング法によって、絶縁層と防食用ポリシリコン層
の選択部分が除去される。図２２では、絶縁層の残存部
分が参照符号１０４で示され、防食用ポリシリコン層の
残存部分が参照符号１０６によって示されている。絶縁
層１０４は、例えば、約１０００オングストローム厚さ
の窒化シリコン層でもよく、防食用ポリシリコン層１０
６は、例えば、約１０００オングストロームの厚さに蒸
着される。絶縁層１０４と防食用ポリシリコン層１０６
との組み合わせにより、中に凹部１０８のあるスタック
化構造体（１０４、１０６）が形成される。凹部１０８
は、ドレイン領域１６とほぼ垂直に並んでいる。
エッチング法によって、絶縁層と防食用ポリシリコン層
の選択部分が除去される。図２２では、絶縁層の残存部
分が参照符号１０４で示され、防食用ポリシリコン層の
残存部分が参照符号１０６によって示されている。絶縁
層１０４は、例えば、約１０００オングストローム厚さ
の窒化シリコン層でもよく、防食用ポリシリコン層１０
６は、例えば、約１０００オングストロームの厚さに蒸
着される。絶縁層１０４と防食用ポリシリコン層１０６
との組み合わせにより、中に凹部１０８のあるスタック
化構造体（１０４、１０６）が形成される。凹部１０８
は、ドレイン領域１６とほぼ垂直に並んでいる。
【００５３】次に、図２３について説明すると、スタッ
ク化構造体（１０４、１０６）の側壁に、二酸化シリコ
ンスペーサ１１０が形成される。本実施の形態では、ま
ず初めに二酸化シリコン層を例えば約１０００オングス
トロームの厚さに蒸着し、次に二酸化シリコン層にエッ
チングバック処理を施すことにより、二酸化シリコンス
ペーサ１１０が形成される。次に、ＣＶＤ法により、例
えば、窒化シリコンによる絶縁層１１２を、例えば、約
２０００オングストロームの厚さに蒸着する。
ク化構造体（１０４、１０６）の側壁に、二酸化シリコ
ンスペーサ１１０が形成される。本実施の形態では、ま
ず初めに二酸化シリコン層を例えば約１０００オングス
トロームの厚さに蒸着し、次に二酸化シリコン層にエッ
チングバック処理を施すことにより、二酸化シリコンス
ペーサ１１０が形成される。次に、ＣＶＤ法により、例
えば、窒化シリコンによる絶縁層１１２を、例えば、約
２０００オングストロームの厚さに蒸着する。
【００５４】この絶縁層１１２によって、凹部１０８が
ほぼ満たされる。次に、スタック化構造体（１０４、１
０６）の少なくとも上面が露出するまで、上面にＣＭＰ
法による処理を施して絶縁層１１２の一部を取り除く。
ほぼ満たされる。次に、スタック化構造体（１０４、１
０６）の少なくとも上面が露出するまで、上面にＣＭＰ
法による処理を施して絶縁層１１２の一部を取り除く。
【００５５】次に、図２４について説明すると、エッチ
ングマスク層としてスタック化構造体（１０４、１０
６）と絶縁層１１２とを同時に使用して、エッチング処
理により、二酸化シリコンスペーサ１１０を取り除く。
二酸化シリコンスペーサ１１０が完全に除去されると、
引き続きエッチングマスク層としてスタック化構造体
（１０４、１０６）と絶縁層１１２とを用いてエッチン
グ処理を続行し、二酸化シリコンスペーサ１１０が初め
にあった位置の真下にある絶縁層１０２の一部が取り除
かれる。このエッチングは既定の深さに合わせて調節さ
れ、絶縁層１０２にキャビティ１１４が形成される。た
だし、キャビティ１１４の深さは任意に調節できるが、
キャビティ１１４の底部は、ポリシリコン層１００の上
面からある程度の距離を必要とする。さらに、防食用ポ
リシリコン層１０６をエッチングマスク層として用い、
エッチングにより絶縁層１１２を取り除く。次に、スタ
ック化構造体（１０４、１０６）と絶縁層１０２全体に
わたって、例えば、１０００オングストロームの厚さに
ポリシリコン層が蒸着され、これにより、キャビティ１
１４および１０８は、ほぼ満たされた状態になる。この
ポリシリコン層は、例えば、ヒ素イオンを拡散させるこ
とにより、導電率を高めることができる。次に、絶縁層
１０４の少なくとも上面が露出するまで、ポリシリコン
層にＣＭＰ法による処理が施される。図２４では、この
ポリシリコン層の残存部分が参照符号１１６によって示
されている。この工程により、防食用ポリシリコン層１
０６は完全に取り除かれたことになる。
ングマスク層としてスタック化構造体（１０４、１０
６）と絶縁層１１２とを同時に使用して、エッチング処
理により、二酸化シリコンスペーサ１１０を取り除く。
二酸化シリコンスペーサ１１０が完全に除去されると、
引き続きエッチングマスク層としてスタック化構造体
（１０４、１０６）と絶縁層１１２とを用いてエッチン
グ処理を続行し、二酸化シリコンスペーサ１１０が初め
にあった位置の真下にある絶縁層１０２の一部が取り除
かれる。このエッチングは既定の深さに合わせて調節さ
れ、絶縁層１０２にキャビティ１１４が形成される。た
だし、キャビティ１１４の深さは任意に調節できるが、
キャビティ１１４の底部は、ポリシリコン層１００の上
面からある程度の距離を必要とする。さらに、防食用ポ
リシリコン層１０６をエッチングマスク層として用い、
エッチングにより絶縁層１１２を取り除く。次に、スタ
ック化構造体（１０４、１０６）と絶縁層１０２全体に
わたって、例えば、１０００オングストロームの厚さに
ポリシリコン層が蒸着され、これにより、キャビティ１
１４および１０８は、ほぼ満たされた状態になる。この
ポリシリコン層は、例えば、ヒ素イオンを拡散させるこ
とにより、導電率を高めることができる。次に、絶縁層
１０４の少なくとも上面が露出するまで、ポリシリコン
層にＣＭＰ法による処理が施される。図２４では、この
ポリシリコン層の残存部分が参照符号１１６によって示
されている。この工程により、防食用ポリシリコン層１
０６は完全に取り除かれたことになる。
【００５６】次に図２５について説明する。エッチング
保護マスク層としてポリシリコン層１１６と絶縁層１０
２とを同時に用い、今度はウェハにウェットエッチング
処理を施すことにより、絶縁層１０４を取り除く。この
ようにして、本工程によりスタック化構造体（１０４、
１０６）全体が除去される。さらに、ＣＶＤ法を用い
て、絶縁層１１８、ポリシリコン層１２０、および絶縁
層１２２を順次蒸着する。絶縁層１１８は、例えば、約
２０００オングストローム厚さを有する、例えば、二酸
化シリコンにより形成されてもよく、同様に、絶縁層１
２２は、例えば、二酸化シリコンにより形成されてもよ
いが、厚さは、例えば、わずか約１０００オングストロ
ームとする。ポリシリコン層１２０は、例えば、ヒ素イ
オンを拡散させることにより、導電率を高めることがで
きる。次に、従来のホトリソグラフィならびにエッチン
グ法を用いて、ポリシリコン層１００の上面が露出する
まで、絶縁層１２２、ポリシリコン層１２０、絶縁層１
１８、ポリシリコン層１１６、および絶縁層１０２を順
次エッチングにより貫通することにより、ドレイン領域
１６とほぼ一直線上に並ぶウェハの選択行きに孔１２４
が形成される。
保護マスク層としてポリシリコン層１１６と絶縁層１０
２とを同時に用い、今度はウェハにウェットエッチング
処理を施すことにより、絶縁層１０４を取り除く。この
ようにして、本工程によりスタック化構造体（１０４、
１０６）全体が除去される。さらに、ＣＶＤ法を用い
て、絶縁層１１８、ポリシリコン層１２０、および絶縁
層１２２を順次蒸着する。絶縁層１１８は、例えば、約
２０００オングストローム厚さを有する、例えば、二酸
化シリコンにより形成されてもよく、同様に、絶縁層１
２２は、例えば、二酸化シリコンにより形成されてもよ
いが、厚さは、例えば、わずか約１０００オングストロ
ームとする。ポリシリコン層１２０は、例えば、ヒ素イ
オンを拡散させることにより、導電率を高めることがで
きる。次に、従来のホトリソグラフィならびにエッチン
グ法を用いて、ポリシリコン層１００の上面が露出する
まで、絶縁層１２２、ポリシリコン層１２０、絶縁層１
１８、ポリシリコン層１１６、および絶縁層１０２を順
次エッチングにより貫通することにより、ドレイン領域
１６とほぼ一直線上に並ぶウェハの選択行きに孔１２４
が形成される。
【００５７】次に、図２６について説明する。孔１２４
に、例えば、エピタキシャル成長あるいは蒸着およびエ
ッチングバック工程によって一体型柱状ポリシリコン層
１２６が形成される。さらに、従来のホトリソグラフィ
ならびにエッチング法による処理をポリシリコン層１２
０および１００に施して、水平方向の寸法を縮小させ、
ブランチ状ポリシリコン層１２０Ａおよび１１６と下方
トランク状ポリシリコン層１００Ａとを備えたＤＲＡＭ
セルのデータ記憶コンデンサ用蓄積電極が画定される。
次に、エッチング保護層２２をエッチング終点として、
ウェットエッチング処理を施し、露出した二酸化シリコ
ン絶縁層１２２、１１８、１０２、および９６を完全に
取り除く。以上により、ＤＲＡＭセルのデータ蓄積コン
デンサ用蓄積電極の製造は完了する。
に、例えば、エピタキシャル成長あるいは蒸着およびエ
ッチングバック工程によって一体型柱状ポリシリコン層
１２６が形成される。さらに、従来のホトリソグラフィ
ならびにエッチング法による処理をポリシリコン層１２
０および１００に施して、水平方向の寸法を縮小させ、
ブランチ状ポリシリコン層１２０Ａおよび１１６と下方
トランク状ポリシリコン層１００Ａとを備えたＤＲＡＭ
セルのデータ記憶コンデンサ用蓄積電極が画定される。
次に、エッチング保護層２２をエッチング終点として、
ウェットエッチング処理を施し、露出した二酸化シリコ
ン絶縁層１２２、１１８、１０２、および９６を完全に
取り除く。以上により、ＤＲＡＭセルのデータ蓄積コン
デンサ用蓄積電極の製造は完了する。
【００５８】図２６に示すように、本蓄積電極は、断面
がほぼＴ字形の下方トランク状ポリシリコン層１００Ａ
と、下方トランク状ポリシリコン層１００Ａから延びて
いる上方トランク状ポリシリコン層１２６と、２層のブ
ランチ状ポリシリコン層１２０Ａおよび１１６とを具備
し、ブランチ状ポリシリコン層１１６は、断面がそれぞ
れほぼＬ字形の両側に延在している２枝１１６Ａおよび
１１６Ｂを具備し、ブランチ状ポリシリコン層１２０Ａ
もまた、それぞれほぼ長方形の両側に延在する２枝１２
０Ａ１および１２０Ａ２を具備している。下方トランク
状ポリシリコン層１００Ａの底部１００Ｂ（下方端部）
は、ＤＲＡＭセルの転送トランジスタのドレイン領域１
６と電気的に接続され、上方トランク状ポリシリコン層
１２６は、下方トランク状ポリシリコン層１００Ａの上
部から上方向に延びている。２層のブランチ状ポリシリ
コン層（１１６Ａおよび１１６Ｂ）と１２０は、それぞ
れ脇に、すなわち、水平方向に上方トランク状ポリシリ
コン層１２６に対してほぼ直角に枝を延ばしている。ブ
ランチ状ポリシリコン層１２０Ａは、いずれの側にも水
平に延びる２本の水平フラットセグメント１２０Ａ１お
よび１２０Ａ２を有しており、ブランチ状ポリシリコン
層１１６は、２つのＬ字形部分（１１６Ａ、１１６Ｂ）
を有し、各Ｌ字形部分は、両側から水平に延びる第１セ
グメント（各々１１６Ａ１および１１６Ｂ１）とそこか
ら下方に延びる第２セグメント（各々１１６Ａ２および
１１６Ｂ２）とを具備している。
がほぼＴ字形の下方トランク状ポリシリコン層１００Ａ
と、下方トランク状ポリシリコン層１００Ａから延びて
いる上方トランク状ポリシリコン層１２６と、２層のブ
ランチ状ポリシリコン層１２０Ａおよび１１６とを具備
し、ブランチ状ポリシリコン層１１６は、断面がそれぞ
れほぼＬ字形の両側に延在している２枝１１６Ａおよび
１１６Ｂを具備し、ブランチ状ポリシリコン層１２０Ａ
もまた、それぞれほぼ長方形の両側に延在する２枝１２
０Ａ１および１２０Ａ２を具備している。下方トランク
状ポリシリコン層１００Ａの底部１００Ｂ（下方端部）
は、ＤＲＡＭセルの転送トランジスタのドレイン領域１
６と電気的に接続され、上方トランク状ポリシリコン層
１２６は、下方トランク状ポリシリコン層１００Ａの上
部から上方向に延びている。２層のブランチ状ポリシリ
コン層（１１６Ａおよび１１６Ｂ）と１２０は、それぞ
れ脇に、すなわち、水平方向に上方トランク状ポリシリ
コン層１２６に対してほぼ直角に枝を延ばしている。ブ
ランチ状ポリシリコン層１２０Ａは、いずれの側にも水
平に延びる２本の水平フラットセグメント１２０Ａ１お
よび１２０Ａ２を有しており、ブランチ状ポリシリコン
層１１６は、２つのＬ字形部分（１１６Ａ、１１６Ｂ）
を有し、各Ｌ字形部分は、両側から水平に延びる第１セ
グメント（各々１１６Ａ１および１１６Ｂ１）とそこか
ら下方に延びる第２セグメント（各々１１６Ａ２および
１１６Ｂ２）とを具備している。
【００５９】以上述べてきた本発明の実施の形態に関す
る説明により、トランク状およびブランチ状構成要素の
各種構造体は、ツリー型コンデンサを形成するに当たっ
て、単独でも利用できるが、多種多様な組み合わせや数
によっても利用可能なことは、半導体技術に関わる当業
者にとって明らかである。このような変形は、本発明の
範囲内に含まれるものとする。
る説明により、トランク状およびブランチ状構成要素の
各種構造体は、ツリー型コンデンサを形成するに当たっ
て、単独でも利用できるが、多種多様な組み合わせや数
によっても利用可能なことは、半導体技術に関わる当業
者にとって明らかである。このような変形は、本発明の
範囲内に含まれるものとする。
【００６０】さらに、以上述べてきた好適な実施の形態
の説明において、転送トランジスタのドレインは、シリ
コン基板上の拡散領域をベースにしているが、本発明
は、この半導体構造に限定されていない。トレンチ型ド
レイン領域などのドレイン領域の他の構造も用いること
ができ、本発明の範囲内に含まれている。
の説明において、転送トランジスタのドレインは、シリ
コン基板上の拡散領域をベースにしているが、本発明
は、この半導体構造に限定されていない。トレンチ型ド
レイン領域などのドレイン領域の他の構造も用いること
ができ、本発明の範囲内に含まれている。
【００６１】さらに、添付図面に示されている構成要素
は、すべて説明のために概略的に示したものにすぎず、
実際の尺度を示すものではない。したがって、このよう
な寸法は、決して本発明の範囲を限定するものではな
い。
は、すべて説明のために概略的に示したものにすぎず、
実際の尺度を示すものではない。したがって、このよう
な寸法は、決して本発明の範囲を限定するものではな
い。
【００６２】本発明は、例示した好適な実施の形態に基
づき説明がなされてきたが、本発明の範囲は開示された
実施例に限定されないことは明らかである。むしろ、本
発明は、多種多様な修正および同様の変形もその範囲内
に含むものである。したがって、添付クレームは、上記
の各種修正ならびに同様の変形がすべて網羅されるよう
に、最も広い解釈がなされなければならない。
づき説明がなされてきたが、本発明の範囲は開示された
実施例に限定されないことは明らかである。むしろ、本
発明は、多種多様な修正および同様の変形もその範囲内
に含むものである。したがって、添付クレームは、上記
の各種修正ならびに同様の変形がすべて網羅されるよう
に、最も広い解釈がなされなければならない。
【図１】ＤＲＡＭ装置の１記憶セルの略回路図である。
【図２】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その１）。
置の製造方法の各工程を示す断面図である（その１）。
【図３】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その２）。
置の製造方法の各工程を示す断面図である（その２）。
【図４】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その３）。
置の製造方法の各工程を示す断面図である（その３）。
【図５】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その４）。
置の製造方法の各工程を示す断面図である（その４）。
【図６】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その５）。
置の製造方法の各工程を示す断面図である（その５）。
【図７】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その６）。
置の製造方法の各工程を示す断面図である（その６）。
【図８】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その７）。
置の製造方法の各工程を示す断面図である（その７）。
【図９】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その８）。
置の製造方法の各工程を示す断面図である（その８）。
【図１０】本発明の第１の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
９）。
装置の製造方法の各工程を示す断面図である（その
９）。
【図１１】本発明の第２の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
１）。
装置の製造方法の各工程を示す断面図である（その
１）。
【図１２】本発明の第２の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
２）。
装置の製造方法の各工程を示す断面図である（その
２）。
【図１３】本発明の第２の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
３）。
装置の製造方法の各工程を示す断面図である（その
３）。
【図１４】本発明の第２の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
４）。
装置の製造方法の各工程を示す断面図である（その
４）。
【図１５】本発明の第２の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
５）。
装置の製造方法の各工程を示す断面図である（その
５）。
【図１６】本発明の半導体記憶装置の第３の実施の形態
を示す断面図である。
を示す断面図である。
【図１７】本発明の第４の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
１）。
装置の製造方法の各工程を示す断面図である（その
１）。
【図１８】本発明の第４の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
２）。
装置の製造方法の各工程を示す断面図である（その
２）。
【図１９】本発明の第４の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
３）。
装置の製造方法の各工程を示す断面図である（その
３）。
【図２０】本発明の第４の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
４）。
装置の製造方法の各工程を示す断面図である（その
４）。
【図２１】本発明の第４の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
５）。
装置の製造方法の各工程を示す断面図である（その
５）。
【図２２】本発明の第５の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
１）。
装置の製造方法の各工程を示す断面図である（その
１）。
【図２３】本発明の第５の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
２）。
装置の製造方法の各工程を示す断面図である（その
２）。
【図２４】本発明の第５の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
３）。
装置の製造方法の各工程を示す断面図である（その
３）。
【図２５】本発明の第５の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
４）。
装置の製造方法の各工程を示す断面図である（その
４）。
【図２６】本発明の第５の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
５）。
装置の製造方法の各工程を示す断面図である（その
５）。
１０ シリコン基板 １２ フィールド酸化膜 １６ ドレイン領域 ２０ 絶縁層 ２２ エッチング保護層 ３８ ポリシリコン層 ４４ ポリシリコン層 ４６ 誘電体層 ４８ ポリシリコン層 ６２ ポリシリコン層 ６８ ポリシリコン層 ７２ ポリシリコン層 ８８ ポリシリコン層 ９４ 上方トランク状ポリシリコン層 １００ ポリシリコン層 １１６ ポリシリコン層 １２０ ポリシリコン層 １２６ 上方トランク状ポリシリコン層
Claims (33)
- 【請求項１】 （ａ）基板と、 （ｂ）前記基板に形成されたドレイン領域を有する転送
トランジスタと、 （ｃ）前記ドレイン領域と電気的に接続されたツリー型
コンデンサと、から成り、かつ前記ツリー型コンデンサ
が、（ｉ）前記ドレイン領域と電気的に接続された下方
端部を備え、かつ前記下方端部からほぼ垂直に上部地点
まで延びていることを特徴とするトランク状導電層と、
（ｉｉ）断面がほぼＬ字形の少なくとも第１ブランチ状
導電層において、前記トランク状導電層の表面と電気的
に接続された１端を有し、かつ前記トランク状導電層と
前記少なくとも第１ブランチ状導電層との組み合わせに
より前記ツリー型コンデンサの蓄積電極が形成されてい
ることを特徴とする少なくとも第１のブランチ状導電層
と、（ｉｉｉ）前記トランク状導電層と前記少なくとも
第１のブランチ状導電層の両方の露出面に形成される誘
電体層と、（ｉｖ）前記誘電体層を覆い、かつ前記ツリ
ー型コンデンサの対向電極として機能するオーバーレイ
導電層と、から成ることを特徴とする半導体記憶装置。 - 【請求項２】 前記トランク状導電層の断面がほぼＴ字
形であることを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】 前記トランク状導電層がほぼ柱状である
ことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項４】 前記トランク状導電層が、 上方端部と下方端部とを有する下方トランク状部分にお
いて、前記下方トランク状部分の下方端部が、前記ドレ
イン領域と電気的に接続された前記トランク状導電層下
方端部となっている下方トランク状部分と、 前記下方トランク状部分の上方端部からほぼ垂直に延び
ている上方トランク状部分と、から成ることを特徴とす
る請求項１に記載の半導体記憶装置。 - 【請求項５】 前記下方トランク状部分の断面がほぼＴ
字形であることを特徴とする請求項４に記載の半導体記
憶装置。 - 【請求項６】 前記上方トランク状部分の断面がほぼＴ
字形であることを特徴とする請求項５に記載の半導体記
憶装置。 - 【請求項７】 前記上方トランク状部分が一体型のほぼ
柱状であることを特徴とする請求項５に記載の半導体記
憶装置。 - 【請求項８】 前記少なくとも第１のブランチ状導電層
の１端が、前記上方トランク状部分の外面に接続されて
いることを特徴とする請求項５に記載の半導体記憶装
置。 - 【請求項９】 前記少なくとも第１のブランチ状導電層
が、２つのほぼ平行な第１ブランチ状導電層を具備し、
各々の断面がほぼＬ字形であり、かつその１端が前記ト
ランク状導電層の外面に接続されていることを特徴とす
る請求項１に記載の半導体記憶装置。 - 【請求項１０】 前記ツリー型コンデンサが、前記トラ
ンク状導電層の外面から水平に枝を延ばしているフラッ
トセグメントを有する第２ブランチ状導電層を具備し、
かつ前記トランク状導電層と、前記少なくとも第１のブ
ランチ状導電層と、前記第２ブランチ状導電層の露出面
に前記誘電体層が形成されていることを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項１１】 前記トランク状導電層が、 上方端部と下方端部とを有する下方トランク状部分にお
いて、前記下方トランク状部分の下方端部が、前記ドレ
イン領域と電気的に接続された前記トランク状導電層下
方端部となっている下方トランク状部分と、 前記下方トランク状部分の上方端部からほぼ垂直に延び
ている上方トランク状部分と、から成ることを特徴とす
る請求項１０に記載の半導体記憶装置。 - 【請求項１２】 前記下方トランク状部分の断面がほぼ
Ｔ字形であることを特徴とする請求項１１に記載の半導
体記憶装置。 - 【請求項１３】 前記上方トランク状部分の断面がほぼ
Ｔ字形であることを特徴とする請求項１２に記載の半導
体記憶装置。 - 【請求項１４】 前記上方トランク状部分がほぼ柱状で
あることを特徴とする請求項１２に記載の半導体記憶装
置。 - 【請求項１５】 前記第２ブランチ状導電層が、前記上
方トランク状部分の外面から枝を延ばしていることを特
徴とする請求項１１に記載の半導体記憶装置。 - 【請求項１６】 前記少なくとも第１のブランチ状導電
層が２つのほぼ平行なブランチ状導電層を具備し、各々
の断面がほぼＬ字形であり、かつその１端が前記トラン
ク状導電層の外面に接続されていることを特徴とする請
求項１０に記載の半導体記憶装置。 - 【請求項１７】 （ａ）上面を有する基板と、 （ｂ）前記基板に形成されたドレイン領域を有する転送
トランジスタと、 （ｃ）前記ドレイン領域と電気的に接続されたツリー型
コンデンサと、から成り、かつ前記ツリー型コンデンサ
が、（ｉ）前記ドレイン領域の上面と電気的に接続され
た下方端部を備え、かつ前記ドレイン領域の前記上面か
ら離れる方向に前記下方端部から延びている垂直延長部
分を有することを特徴とするトランク状導電層と、（ｉ
ｉ）第１セグメントと第２セグメントとを備えた少なく
とも第１のブランチ状導電層において、前記第１セグメ
ントが第１端部と第２端部とを備え、前記第１セグメン
トの第１端部が、前記トランク状導電層の外面に接続さ
れ、かつ前記トランク状導電層に対してほぼ直角に延
び、前記第２セグメントが、前記第１セグメントの第２
端部に接続された１端を有し、かつ前記ドレイン領域の
上面に向かって延び、さらに、前記トランク状導電層と
前記少なくとも第１のブランチ状導電層との組み合わせ
により前記ツリー型コンデンサの蓄積電極が形成される
ことを特徴とする少なくとも第１のブランチ状導電層
と、（ｉｉｉ）前記トランク状導電層と前記少なくとも
第１のブランチ状導電層の両方の露出面に形成される誘
電体層と、（ｉｖ）前記誘電体層を覆い、かつ前記ツリ
ー型コンデンサの対向電極として機能するオーバーレイ
導電層と、から成ることを特徴とする半導体記憶装置。 - 【請求項１８】 前記トランク状導電層の断面がほぼＴ
字形であることを特徴とする請求項１７に記載の半導体
記憶装置。 - 【請求項１９】 前記トランク状導電層がほぼ柱状であ
ることを特徴とする請求項１７に記載の半導体記憶装
置。 - 【請求項２０】 前記トランク状導電層が、 上方端部と下方端部を有する下方トランク状部分におい
て、前記下方トランク状部分の下方端部が、前記ドレイ
ン領域と電気的に接続された前記トランク状導電層下方
端部となっている下方トランク状部分と、 前記下方トランク状部分の上方端部から、前記ドレイン
領域上面に対してほぼ直角な方向に延びている上方トラ
ンク状部分と、から成ることを特徴とする請求項１７に
記載の半導体記憶装置。 - 【請求項２１】 前記下方トランク状部分の断面がほぼ
Ｔ字形であることを特徴とする請求項２０に記載の半導
体記憶装置。 - 【請求項２２】 前記上方トランク状部分の断面がほぼ
Ｔ字形であることを特徴とする請求項２１に記載の半導
体記憶装置。 - 【請求項２３】 前記上方トランク状部分がほぼ柱状で
あることを特徴とする請求項２１に記載の半導体記憶装
置。 - 【請求項２４】 前記少なくとも第１のブランチ状導電
層が、２層の対向して蒸着された第１ブランチ状導電層
を具備し、２層のうち少なくとも１層が、 前記トランク状導電層の外面に接続された第１端部と第
２端部とを有する第１セグメントと、 前記第１セグメントの前記第２端部から直角に延びてい
る第２セグメントと、から成ることを特徴とする請求項
１７に記載の半導体記憶装置。 - 【請求項２５】 前記第２セグメントが、前記トランク
状導電層の片側に前記第１セグメントの第２端部から直
角に延在していることを特徴とする請求項１７に記載の
半導体記憶装置。 - 【請求項２６】 前記少なくとも第１のブランチ状導電
層が、２層のほぼ平行なブランチ状導電層を具備し、前
記ブランチ状導電層の各々が第１セグメントと第２セグ
メントとを有し、かつ各第１セグメントの１端が前記ト
ランク状導電層の外面に接続されていることを特徴とす
る請求項１７に記載の半導体記憶装置。 - 【請求項２７】 前記ツリー型コンデンサが、さらに、 前記トランク状導電層に対して直角な方向に前記トラン
ク状導電層の外面から外側に枝を延ばしているフラット
セグメントを有する第２ブランチ状導電層を具備し、 前記誘電体層が、前記トランク状導電層と前記第１およ
び第２ブランチ状導電層の両方の露出面に形成されてい
ることを特徴とする請求項１７に記載の半導体記憶装
置。 - 【請求項２８】 前記トランク状導電層が、 上方端部と下方端部とを有する下方トランク状部分にお
いて、前記下方トランク状部分の下方端部が、前記ドレ
イン領域と電気的に接続された前記トランク状導電層下
方端部となっている下方トランク状部分と、 前記下方トランク状部分の上方端部からほぼ垂直に延び
ている上方トランク状部分と、から成ることを特徴とす
る請求項２７に記載の半導体記憶装置。 - 【請求項２９】 前記下方トランク状部分の断面がほぼ
Ｔ字形であることを特徴とする請求項２８に記載の半導
体記憶装置。 - 【請求項３０】 前記上方トランク状部分の断面がほぼ
Ｔ字形であることを特徴とする請求項２９に記載の半導
体記憶装置。 - 【請求項３１】 前記上方トランク状部分がほぼ柱状で
あることを特徴とする請求項２９に記載の半導体記憶装
置。 - 【請求項３２】 前記第２のブランチ状導電層の１端
が、前記上方トランク状部分の外面に接続されているこ
とを特徴とする請求項２８に記載の半導体記憶装置。 - 【請求項３３】 前記少なくとも第１のブランチ状導電
層が、２層のほぼ平行なブランチ状導電層を具備し、各
々の１端が前記トランク状導電層の外面に接続されてい
ることを特徴とする請求項２７に記載の半導体記憶装
置。
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