JPH1079476A - 半導体記憶装置のコンデンサ構造体の製造方法 - Google Patents

半導体記憶装置のコンデンサ構造体の製造方法

Info

Publication number
JPH1079476A
JPH1079476A JP9091179A JP9117997A JPH1079476A JP H1079476 A JPH1079476 A JP H1079476A JP 9091179 A JP9091179 A JP 9091179A JP 9117997 A JP9117997 A JP 9117997A JP H1079476 A JPH1079476 A JP H1079476A
Authority
JP
Japan
Prior art keywords
layer
forming
insulating layer
conductive layer
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9091179A
Other languages
English (en)
Inventor
Fang-Ching Chao
チャオ ファン−チン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW085109995A external-priority patent/TW306064B/zh
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Publication of JPH1079476A publication Critical patent/JPH1079476A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 使用する半導体記憶装置の表面積を広くせず
に、蓄積電極の面積を広くできるツリー型コンデンサ構
造を備えた半導体記憶装置の製造方法を提供する。 【解決手段】 トランク状ポリシリコン層４４Ａとブラ
ンチ状ポリシリコン層のセクション３８両方の露出面全
体に、例えば、二酸化シリコン、窒化シリコン、ＮＯ、
ＯＮＯ類から成る誘電体層４６を形成する。次に、ツリ
ー型コンデンサの製造を完了するために、蓄積電極４４
Ａ、３８に対向する電極として機能するポリシリコン層
４８を誘電体層４６全体に形成する。対向電極４８の形
成過程には、ポリシリコン層を、例えば、約１０００オ
ングストロームの厚さに蒸着する第１工程と、Ｎ型不純
物をポリシリコン層に拡散して導電率を高める第２工程
と、所望の対向電極４８を形成するためポリシリコン層
に施すエッチング処理とが含まれている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、詳しくは、各々が転送トランジスタと電荷蓄積コ
ンデンサから成るダイナミックランダムアクセス記憶装
置（ＤＲＡＭ）用セルの製造方法に関するものである。
【０００２】
【従来の技術】図１は、ＤＲＡＭ装置の１記憶セルの略
回路図であり、該記憶セルは、転送トランジスタＴと、
その上にデータを表す電荷を保持できるデータ記憶コン
デンサＣとから成る。また、転送トランジスタＴは、対
応するビット線ＢＬに接続されたソースと、データ記憶
コンデンサＣの蓄積電極６に接続されたドレインと、対
応するワード線ＷＬに接続されたゲートとを具備してい
る。さらに、データ記憶コンデンサＣは、定電力電源に
接続された対向電極８と、蓄積電極６と対向電極８の間
に形成された誘電体膜７を有している。
【０００３】記憶容量が１Ｍｂ（メガバイト）未満であ
る従来型ＤＲＡＭでは、データ記憶コンデンサとして、
プラナー型コンデンサと呼ばれる２次元のコンデンサを
使用するのが通例化している。しかしながら、プラナー
型コンデンサの欠点は、データを確実に表すだけの適量
の電荷を蓄積するためには、構造的に極めて広い表面積
を必要とする点である。したがって、プラナー型コンデ
ンサは、集積度の高いＤＲＡＭ装置に適していない。４
Ｍｂ以上のＤＲＡＭなどの大規模集積ＤＲＡＭでは、デ
ータ記憶コンデンサとして、スタック型またはトレンチ
型コンデンサなどの３次元コンデンサが使用されてい
る。
【０００４】このスタック型またはトレンチ型コンデン
サにより、ＤＲＡＭ装置の機能サイズが大規模集積用に
小型化された場合でも、データを表す電荷を大量に記憶
できるようになった。しかし、６４ＭｂＤＲＡＭなどの
超大規模集積回路（ＶＬＳＩ）になると、スタック型お
よびトレンチ型コンデンサでは、もはや信頼できるデー
タを保持できるデータ記憶コンデンサに見合った適切な
電荷蓄積領域を提供できない。
【０００５】以上の課題の解決策として、いわゆるフィ
ン型スタック化コンデンサの使用を挙げることができ、
このコンデンサは、エマ他の「１６メガおよび６４メガ
ＤＲＡＭ向け３次元スタック化コンデンサセル（３−Ｄ
ｉｍｅｎｓｉｏｎａｌ Ｓｔａｃｋｅｄ Ｃａｐａｃｉ
ｔｏｒ Ｃｅｌｌ ｆｏｒ １６Ｍ ａｎｄ ６４ＭＤ
ＲＡＭｓ）」（国際電子デバイス会議（Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍ
ｅｅｔｉｎｇ）、５９２〜５９５頁、１９８８年１２月
号）に開示されている。フィン型スタック化コンデンサ
は、複数のスタック化層を備えたフィン状構造に形成さ
れた電極と誘電体膜とから成り、これにより、蓄積電極
の表面積が広くなっている。フィン型スタック化コンデ
ンサに関する各種特許が認められており、米国特許第
５，０７１，７８３号、第５，１２６，８１０号、第
５，１９６，３６５号、および第５，２０６，７８７号
などがある。
【０００６】別の解決策として、いわゆるシリンダー型
スタック化コンデンサの使用が挙げられる。このコンデ
ンサは、例えば、ワカミヤ他の「６４ＭｂＤＲＡＭ向け
新型スタック化コンデンサセル（Ｎｏｖｅｌ Ｓｔａｃ
ｋｅｄ ＣａｐａｃｉｔｏｒＣｅｌｌ ｆｏｒ ６４−
ＭｂＤＲＡＭ）」（ＶＬＳＩ技術文書テクノロジーダイ
ジェストに関する１９８９年シンポジウム（１９８９
Ｓｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｔｅｃｈｉｎｏｌ
ｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｃａｌ Ｐａ
ｐｅｒｓ）、６９〜７０頁）に開示されている。このシ
リンダー型スタック化コンデンサは、シリンダー型に垂
直に延在して形成される電極と誘電膜とから成り、その
結果、蓄積電極の表面積を広くすることが可能になって
いる。シリンダー型スタック化コンデンサに関する各種
特許が承認されており、その中に、米国特許第５，０７
７，６８８号などがある。
【０００７】
【発明が解決しようとする課題】集積化が進むにつれ
て、１ＤＲＡＭセルの機能サイズが縮小している。しか
しながら、このことは、同時に表面積の縮小を必要とす
るものであり、したがって、データ記憶コンデンサの電
荷蓄積容量（キャパシタンス）も縮小することになる。
データ記憶コンデンサのキャパシタンスの縮小は、例え
ば、α線の発生などが原因となってソフトエラーを引き
起こす可能性が高くなる。このため、半導体業界では、
ＤＲＡＭセルの高集積化を目的とした小型化に際し、デ
ータ記憶コンデンサが確実にデータ記憶を実現できるだ
けの適切なキャパシタンスを維持できるようなＤＲＡＭ
装置のデータ記憶コンデンサを対象にした新規改良構造
がなお必要とされている。
【０００８】そこで、本発明は、使用する半導体記憶装
置の表面積を広くせずに、蓄積電極の面積を広くできる
ツリー型コンデンサ構造を備えた半導体記憶装置の製造
方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の前述の目的なら
びにそれ以外の目的により、半導体記憶装置に関する新
規改良された製造方法が提供されている。
【００１０】本発明の好適な１実施形態により、本半導
体記憶装置は、基板と、該基板上に形成された転送トラ
ンジスタと、該転送トランジスタのソース／ドレイン領
域に電気的に接続された蓄積コンデンサとを具備してい
る。本製造方法は、転送トランジスタ上に第１絶縁層を
形成する工程と、第１絶縁層上にエッチング保護層を形
成する工程と、第２絶縁層を形成する工程と、第２絶縁
層を露出させる凹部を中に備えた堆積層を第２絶縁層上
に形成する工程と、該凹部の周辺に第３絶縁層を形成す
る工程と、該凹部を満たす第４絶縁層を形成する工程
と、第４絶縁層と第３絶縁層とのすぐ下の第２絶縁層の
一部により開口部を形成し、かつ該開口部によってエッ
チング保護層が露出することがないように第３絶縁層を
除去する工程と、該凹部と該開口部とを満たすように第
１導電層を形成する工程と、堆積層を除去する工程と、
第５絶縁層を形成する工程と、第２導電層が、少なくと
も第５絶縁層と、第１導電層と、第２絶縁層と、エッチ
ング保護層と、第５絶縁層とを貫通し、かつドレイン領
域に電気的に接続されるように第５絶縁層上に第２導電
層を形成する工程と、第１導電層によりブランチ状導電
層が形成され、かつトランク状ならびにブランチ状導電
層によって蓄積コンデンサの蓄積電極が形成されるよう
に第２導電層の一部を除去してトランク状導電層を形成
する工程と、第２および第５絶縁層を除去する工程と、
第１および第２導電層の露出面上に誘電体層を形成する
工程と、該誘電体層の表面に第３導電層を形成して対向
電極を形成する工程とを具備している。
【００１１】本発明の別の態様によれば、トランク状導
電層は、統合型構成要素であり、ソース／ドレイン領域
に電気的に接続されている。トランク状導電層の断面
は、Ｔ字形でも一体型シリンダー状でもよい。
【００１２】本発明の別の態様によれば、堆積層が除去
されてから第５絶縁層が形成されるまでの間にさらに数
工程の処理が行われる。この追加工程は、第６絶縁層を
形成し、さらに、第６絶縁層上に第４絶縁層を形成する
というものである。したがって、第２導電層を形成し、
第４導電層と第６絶縁層とを貫通させる。第４導電層も
パターン処理されブランチ状導電層の一部になる。次
に、第６絶縁層が取り除かれる。さらに、第４導電層の
露出面に誘電体膜が形成される。
【００１３】本発明のさらに別の態様によれば、化学機
構またはエッチング技法により、第５絶縁層上の第２導
電層の一部を除去する。
【００１４】本発明のさらに別の態様によれば、第５絶
縁層が形成されるまでに、第２絶縁層を形成する工程か
ら堆積層を除去する工程までを、少なくとも１回は繰り
返す。その結果、少なくとも２層のブランチ状導電層が
形成される。
【００１５】本発明の別の好適な実施形態により、半導
体記憶装置の製造方法が提供されている。この半導体記
憶装置は、基板と、該基板上に形成された転送トランジ
スタと、該転送トランジスタのソース／ドレイン領域に
電気的に接続された蓄積電極とを具備している。この製
造方法は、転送トランジスタ上に第１絶縁層を形成する
工程と、少なくとも第１絶縁層を貫通し、ソース／ドレ
イン領域と電気的に接続されるように第１導電層を形成
する工程と、第２絶縁層を形成する工程と、第２絶縁層
を露出させる凹部を中に備えた堆積層を形成する工程
と、該凹部の周辺に第３絶縁層を形成する工程と、該凹
部を満たす第４絶縁層を形成する工程と、第２絶縁層内
の開口部によって第１導電層が露出することがないよう
に第３および第４絶縁層と第３絶縁層のすぐ下の第２絶
縁層の一部を除去して該開口部を形成する工程と、該凹
部と該開口部とを満たすように第２導電層を形成する工
程と、堆積層を除去する工程と、第５絶縁層を形成する
工程と、少なくとも第５絶縁層と、第２導電層と、第５
導電層に電気的に接続された第２絶縁層を貫通する第３
導電層とを形成する工程と、第１および第３導電層によ
りトランク状導電層が形成され、第２導電層によってブ
ランチ状導電層が形成され、さらにトランク状およびブ
ランチ状導電層によって蓄積コンデンサの蓄積電極が形
成されるように、第１導電層のパターン処理によりトラ
ンク状導電層の一部を形成する工程と、第２および第５
絶縁層を除去する工程と、第１、第２、第３導電層の露
出面上に誘電体層を形成する工程と、第４導電層を形成
して該蓄積コンデンサの対向電極を形成する工程とを具
備している。
【００１６】後に述べた好適な実施形態の別の態様によ
れば、第５絶縁層が形成された直後に、第１絶縁層上に
エッチング保護層を形成する工程と、次にエッチング保
護層上に第７絶縁層を形成する工程が、さらに行われ
る。次に、第１導電層が形成され、さらに第７絶縁層と
エッチング保護層とを貫通する。第７絶縁層は、誘電体
層が形成される前に除去される。
【００１７】
【発明の実施の形態】本発明は、添付図面を参照しなが
ら、以下に述べる好適な実施形態に関する詳細な説明を
読めば、さらに理解が深まるであろう。
【００１８】（実施形態１）図２〜図１０は、本発明に
よる半導体記憶装置の第１の好適な実施形態の製造方法
の各工程を示す断面図である。
【００１９】図２について説明すると、シリコン基板１
０は、ロコス（ＬＯＣＯＳ：シリコン選択酸化法）法に
より熱酸化され、該シリコン基板１０全体に、例えば、
厚さ約３０００オングストロームのフィールド酸化膜１
２が形成される。次に、シリコン基板１０を再び熱酸化
処理することにより、例えば、厚さ約１５０オングスト
ロームのゲート酸化膜１４が形成される。さらに、化学
的気相成長法（ＣＶＤ）や減圧ＣＶＤ（ＬＰＣＶＤ）に
より、例えば、厚さ約２０００オングストロームのポリ
シリコン層が、シリコン基板１０の上部表面全体に蒸着
される。リンイオンなどの適切な不純物をポリシリコン
層に拡散させて、導電率を高めることができる。さら
に、ポリシリコン層全体に、例えば、耐熱金属層を蒸着
させた後、アニール工程によりポリシリコン層をポリサ
イドに変え、ポリシリコン層の導電率をさらに高めるこ
とができる。この耐熱金属は、例えば、厚さ約２０００
オングストロームの蒸着された、例えば、タングステン
（Ｗ）層でもよい。次に、ウェハ上に従来のホトリソグ
ラフィならびにエッチング処理を施して、ウェハ全体
に、ワード線ＷＬ１およびＷＬ２と呼ばれるポリシリコ
ン金属被膜層を形成する。このワード線は、図２に示す
ようなゲートとして機能する。次に、シリコン基板１０
上の選択領域にヒ素イオンを植え込むことにより、例え
ば、シリコン基板１０にドレイン領域１６およびソース
領域１８が形成される。この工程中に、ワード線ＷＬ１
およびＷＬ２は、植え込み用のマスク層として働き、ヒ
素イオンは、例えば、エネルギー７０ＫｅＶおよび投与
量約１×１０15原子／ｃｍ2 で植え込まれる。
【００２０】次に、図３について説明する。次の工程で
は、ＣＶＤ法によって、ウェハ全体に、ホウ素リンケイ
酸ガラス（ＢＰＳＧ）などの絶縁層２０を、例えば、約
７０００オングストローム厚さに蒸着する。さらに、同
じＣＶＤ法によって、絶縁層２０全体に、シリコン窒化
膜などのエッチング保護層２２を例えば、約１０００オ
ングストロームの厚さに蒸着する。
【００２１】今度は、図４について説明すると、ＣＶＤ
法によって、エッチング保護層２２全体に、二酸化シリ
コンなどの絶縁材から成る厚膜２４が、例えば、約７０
００オングストロームの厚さに蒸着される。その後、絶
縁層２４全体にわたって絶縁層と防食用ポリシリコン層
とが順次蒸着される。さらに、ウェハ上に、従来のホト
リソグラフィおよびエッチング処理が施され、絶縁層と
防食ポリシリコン層との選択部分が除去される。図４
に、絶縁層の残存部分が参照符号２６で、さらに、防食
用ポリシリコン層の残存部分が参照符号２８によって示
されている。絶縁層２６は、例えば、約１０００オング
ストロームの厚さに蒸着された、例えば、窒化シリコン
でもよく、また、防食用ポリシリコン層２８は、例え
ば、約１０００オングストロームの厚さに蒸着される。
絶縁層２６と防食用ポリシリコン層２８との組み合わせ
により、中に垂直方向の凹部３０を備えたスタック化構
造体（２６、２８）を形成する。凹部３０は、その下に
あるドレイン領域１６とほぼ一直線上に並んでいる。
【００２２】次に図５について説明すると、次の工程に
おいて、スタック化構造体（２６、２８）の側壁に二酸
化シリコンスペーサ３２が形成される。本実施形態で
は、まず初めに二酸化シリコン層を、例えば、約１００
０オングストローム厚さに蒸着することによって二酸化
シリコンスペーサ３２を形成し、次に、二酸化シリコン
層をエッチングバックする。さらに、ウェハ上に、窒化
シリコンなどの絶縁材による層３４が、ＣＶＤ法によっ
て、例えば、約２０００オングストロームの厚さに蒸着
される。これにより、凹部３０は、絶縁層３４によって
ほぼ満たされる。
【００２３】さらに、化学機械研磨（ＣＭＰ）法によっ
て、スタック化構造体（２６、２８）の少なくとも上面
が露出するまで絶縁層３４の一部が研磨される。
【００２４】次に、図６について説明すると、スタック
化構造体（２６、２８）と絶縁層３４とが共にエッチン
グマスク層として用いられ、ウェハにエッチングを施し
て、二酸化シリコンスペーサ３２が除去される。二酸化
シリコンスペーサ３２が完全に取り除かれると、引き続
きスタック化構造体（２６、２８）と絶縁層３４とをエ
ッチングマスク層として用いながら、さらにエッチング
処理を続行し、二酸化シリコンスペーサ３２が元々あっ
た位置の真下にある絶縁層２４の各部分をエッチングに
より除去する。エッチング処理を既定の深さになるよう
調節し、絶縁層２４にキャビティ３６を形成する。キャ
ビティ３６の深さは、任意に調節可能であるが、キャビ
ティ３６の底部は、エッチング保護層２２の上面よりも
一定距離だけ上方になければならない。次に防食用ポリ
シリコン層２８をエッチングマスク層として用い、ウェ
ハにエッチングが施されることにより、絶縁層３４が除
去される。
【００２５】図７について説明すると、スタック化構造
体（２６、２８）全体にわたってポリシリコン層３８
が、例えば、約１０００オングストロームの厚さに蒸着
され、キャビティ３６がほぼ充填される。ポリシリコン
層３８の導電率を高くするために、例えば、ヒ素イオン
をポリシリコン層３８に拡散させる方法がある。次に、
絶縁層２６の少なくとも上面が露出するまで、化学機械
研磨（ＣＭＰ）をウェハ上に施す。図７では、ポリシリ
コン層の残存部分が参照符号３８で示されている。この
研磨により、防食用ポリシリコン層２８も除去される。
さらに、ポリシリコン層３８と絶縁層２４とをエッチン
グ保護マスク層として同時に用い、ウェットエッチング
処理をウェハ上に施して絶縁層２６を除去する。このよ
うにして、スタック化構造体（２６、２８）全体が取り
除かれる。次に、ＣＶＤ法によって、ウェハ全体に、例
えば、二酸化シリコンから成る絶縁層４０が、例えば、
約２０００オングストロームの厚さに蒸着される。
【００２６】図８について説明すると、次の工程では、
従来のホトリソグラフィならびにエッチング法により、
絶縁層４０、ポリシリコン層３８、絶縁層２４、エッチ
ング保護層２２、絶縁層２０、およびゲート酸化膜１４
を貫通しドレイン領域１６の上面に達する蓄積電極コン
タクトホール４２を形成する。次に、ＣＶＤ法によるポ
リシリコン層４４の蒸着により、蓄積電極コンタクトホ
ール４２が充填され、絶縁層４０の上面を覆う。
【００２７】図９について説明すると、次に、従来のホ
トリソグラフィならびにエッチング法が施され、形成さ
れる予定のＤＲＡＭセルのデータ記憶コンデンサ用蓄積
電極が画定される。さらに、エッチング保護層２２をエ
ッチング終点として、ウェハ上にウェットエッチングが
施され、絶縁層４０と絶縁層２４とを共に完全に除去す
る。以上で、ＤＲＡＭセルのデータ記憶コンデンサ用蓄
積電極の製造は完了する。図に示すように、蓄積電極
は、断面がほぼＴ字形のトランク状ポリシリコン層４４
と断面がほぼＬ字形のブランチ状ポリシリコン層３８と
を具備している。
【００２８】トランク状ポリシリコン層４４Ａの底部４
４Ｂ（下方端部）は、ＤＲＡＭセルの転送トランジスタ
のドレイン領域１６と電気的に接続されている。Ｌ字形
ブランチ状ポリシリコン層のセクション３８は、垂直部
分４４Ａから横に枝を広げ（Ｔ字形トランク状ポリシリ
コン層４４Ａの垂直部分４４Ｃに対して直角に）、次
に、基板１０に向かって下方に延びている。このように
全体および構成部分が特定の形状を有していることか
ら、本明細書では、以後、この蓄積電極を「ツリー型蓄
積電極」と呼び、したがって、データ記憶コンデンサを
「ツリー型コンデンサ」と呼ぶことにする。
【００２９】さらに図１０について説明すると、次の工
程では、トランク状ポリシリコン層４４Ａとブランチ状
ポリシリコン層のセクション３８両方の露出面全体に、
例えば、二酸化シリコン、窒化シリコン、ＮＯ（窒化シ
リコン／二酸化シリコン）、ＯＮＯ（二酸化シリコン／
窒化シリコン／二酸化シリコン）類から成る誘電体層４
６を形成する。次に、ツリー型コンデンサの製造を完了
するために、蓄積電極（４４Ａ、３８）に対向する電極
として機能するポリシリコン層４８を誘電体層４６全体
に形成する。対向電極４８の形成過程には、ＣＶＤ法に
より、ポリシリコン層を、例えば、約１０００オングス
トロームの厚さに蒸着する第１工程と、Ｎ型不純物をポ
リシリコン層に拡散して導電率を高める第２工程と、所
望の対向電極４８を形成するためポリシリコン層に施す
エッチング処理とが含まれている。
【００３０】ＤＲＡＭセルの製造を完了するためには、
引き続き、ビット線の製造工程と、パッドの接着工程
と、相互接続工程と、パッシベーション工程と、パッケ
ージ工程とを経なければならない。ただし、これらの各
工程は、従来技術しか含んでおらず、したがって、その
詳細な説明はここでは省略する。
【００３１】（実施形態２）前述した第１の実施の形態
において、各蓄積電極には、２つのセクションを有する
Ｌ字形ブランチ状導電層を１つだけ備えていたが、本発
明は、Ｌ字形ブランチ状導電層の各セクションの使用が
１組に限定されているわけではない。２組以上のＬ字形
ブランチ状導電層のセクションが使用可能である。この
第２の実施の形態による蓄積電極は、２組のＬ字形ブラ
ンチ状導電層を備えている。図１１〜図１５は、本発明
による半導体記憶装置の第２の実施の形態の製造方法に
関する各工程を示しており、該半導体記憶装置は、２組
のＬ字形ブランチを有するツリー型コンデンサの蓄積電
極を具備している。第２の実施の形態のツリー型コンデ
ンサは、図７の構造体をベースにしている。構造および
目的において図７と同一の図１１〜図１５の構成要素に
は、同じ符号が付けられている。
【００３２】図７と共に図１１について説明する。図７
の構造体を作製した後、絶縁層４０全体に、絶縁層と防
食用ポリシリコン層とが順次蒸着される。次に、従来の
ホトリソグラフィおよびエッチング法により、絶縁層と
防食層との両方の選択部分が取り除かれる。図１１で
は、絶縁層の残存部分が、参照符号５０によって示さ
れ、防食用ポリシリコン層の残存部分は参照符号５２に
よって示されている。絶縁層５０は、例えば、約１００
０オングストロームの厚さに蒸着された窒化シリコンに
よって形成することができ、防食用ポリシリコン層５２
は、例えば、約１０００オングストロームの厚さに蒸着
される。絶縁層５０と防食用ポリシリコン層５２との組
み合わせにより、中に凹部５４を備えたスタック化構造
体（５０、５２）が形成される。ここでは、凹部５４の
幅が、図４の初期段階に形成される凹部３０よりも広く
なっており、ドレイン領域１６と垂直方向にほぼ一直線
上に並んでいる。
【００３３】次に図１２について説明すると、次の工程
では、スタック化構造体（５０、５２）の側壁に、二酸
化シリコンスペーサ５６が形成される。本実施の形態で
は、まず初めに二酸化シリコン層を、例えば、約１００
０オングストロームの厚さに蒸着する工程と、次に二酸
化シリコン層にエッチングバック処理を施す工程により
形成される。次に、例えば、ＣＶＤ法により窒化シリコ
ンをウェハ全体に、例えば、約２０００オングストロー
ムの厚さに蒸着することによって、絶縁層５８を形成す
る。絶縁層５８により、凹部５４はほぼ満たされた状態
になる。その後、スタック化構造体（５０、５２）の少
なくとも上面が露出するまで、ウェハの上面にＣＭＰ処
理が施され、絶縁層５８の一部が研磨により除去され
る。
【００３４】次に、図１３について説明すると、エッチ
ングマスク層としてスタック化構造体（５０、５２）と
絶縁層５８とを同時に用いて、ウェハにエッチングを施
すことにより、二酸化シリコンスペーサ５６を除去す
る。二酸化シリコンスペーサ５６が完全に除去された
後、引き続きスタック化構造体（５０、５２）と絶縁層
５８とをエッチングマスク層として用いて、エッチング
を続行し、二酸化シリコンスペーサ５６が初めに配置さ
れた位置の真下に配置されている絶縁層２４の一部をエ
ッチングにより除去する。ここで既定の深さに合わせて
エッチングを調節し、絶縁層２４内にキャビティ６０を
形成する。ただし、キャビティ６０の深さは任意に調節
できるが、キャビティ６０の底部はエッチング保護層２
２の上面から一定距離だけ上方に位置していなければな
らない。キャビティ６０が完全に形成された後、防食用
ポリシリコン層５２をエッチングマスク層として、ウェ
ハに対してさらにエッチングが施されて絶縁層５８が除
去される。
【００３５】さらに、図１４について説明すると、次の
工程では、スタック化構造体（５０、５２）と絶縁層４
０の全体に、キャビティ６０をほぼ満たすような、例え
ば、約１０００オングストロームの厚さにポリシリコン
層を蒸着させる。ポリシリコン層は、例えば、ヒ素イオ
ンを拡散させることにより、導電率を高めることができ
る。その後、絶縁層５０の少なくとも上面が露出するま
で、ＣＭＰ法が施される。図１４では、ポリシリコン層
の残存部分が参照符号６２で示されている。この工程に
より、防食用ポリシリコン層５２は除去される。エッチ
ング保護用マスク層としてポリシリコン層６２と絶縁層
４０とが同時に用いられ、ウェハ上にウェットエッチン
グが施されて絶縁層５０が除去される。これにより、ス
タック化構造体（５０、５２）全体が取り除かれる。さ
らに、ＣＶＤ法により、二酸化シリコン層などの絶縁層
６４が、例えば、約２０００オングストロームの厚さに
蒸着される。
【００３６】次に図１５について説明すると、さらに、
従来のホトリソグラフィならびにエッチング処理を施し
て、絶縁層６４、ポリシリコン層６２、絶縁層４０、ポ
リシリコン層３８、絶縁層２４、エッチング保護層２
２、絶縁層２０、およびゲート酸化膜１４を貫通してド
レイン領域１６の上面に達する蓄積電極コンタクトホー
ル６６を形成する。その後、ＣＶＤ法により、蓄積電極
コンタクトホール６６を充填し絶縁層６４の上面を覆う
ように、絶縁層６４上にポリシリコン層６８が蒸着され
る。
【００３７】その後、さらに、ウェハ上に従来のホトリ
ソグラフィならびにエッチング処理を施して、形成され
ることになっているＤＲＡＭセルのデータ記憶コンデン
サ用蓄積電極の位置を画定する。次に、エッチング保護
層２２をエッチング終点として、ウェハ上にウェットエ
ッチング処理を施すことにより、二酸化シリコン絶縁層
６４、４０、および２４を完全に取り除く。以上で、Ｄ
ＲＡＭセルのデータ記憶コンデンサの蓄積電極の製造は
完了する。
【００３８】図１５に示すように、蓄積電極は、断面が
ほぼＴ字形のトランク状ポリシリコン層６８と、断面が
ほぼＬ字形のそれぞれ２セクションを有する２つのブラ
ンチ状ポリシリコン層６２および３８を具備している。
トランク状ポリシリコン層６８は、ＤＲＡＭセルの転送
トランジスタのドレイン領域１６と電気的に接続された
底部６８Ｂ（下方端部）を有している。２組のＬ字形ブ
ランチ状ポリシリコン層６２および３８は、それぞれ、
Ｔ字形トランク状ポリシリコン層６８の直立部分６８Ａ
から横向きに（水平、すなわち、基板表面に対して平行
に）枝を伸ばし、さらに下方に延びている。ＤＲＡＭセ
ルの製造を完了するために行うこの後の工程は、すべて
従来の工程と同じである。したがって、その説明につい
ては、ここで行う必要はない。
【００３９】（実施形態３）上述の第１および第２の実
施の形態において、各ツリー型コンデンサは、断面がほ
ぼＴ字形のトランク状部分を有していた。しかしなが
ら、本発明は、このような形状を備えたトランク状部分
の形成のみに限定されるものではなく、トランク状導電
層は、以下に述べるように、垂直な柱状でもよい。
【００４０】図１６は、本発明の第３の実施の形態の製
造方法に関する工程を示す断面図であり、第３の実施の
形態は、柱状のトランク状導電層を有するツリー型コン
デンサを具備している。本実施の形態のツリー型コンデ
ンサは、図８の構造体をベースにしており、構造および
目的において図８と同一の図６の構成要素には、同じ参
照符号が付けられている。
【００４１】図８と合わせて図１６について説明する。
図８に示す構造体の作製が完了すると、絶縁層４０の少
なくとも上面が露出するまで、ウェハ上にＣＭＰ処理が
施されてポリシリコン層４４の水平部分４４Ａが研磨に
より除去され、ほぼ柱状のポリシリコン層４４の垂直部
分４４Ｃのみが残される。次に、エッチング保護層２２
をエッチング終点としてウェットエッチングが施され、
二酸化シリコン絶縁層４０および２４が完全に取り除か
れる。以上でＤＲＡＭセルのデータ記憶コンデンサ用蓄
積電極の製造が完了する。図１６に示すように、蓄積電
極は、ほぼ柱形のトランク状ポリシリコン層４４Ｃと、
断面がほぼＬ字形の２セクションを有するブランチ状ポ
リシリコン層３８を具備している。柱形トランク状ポリ
シリコン層４４Ｃの底部４４Ｂ（下方端部）は、ＤＲＡ
Ｍセルの転送トランジスタのドレイン領域１６と電気的
に接続されている。Ｌ字形ブランチ状ポリシリコン層３
８は、ポリシリコン層４４Ｃから横向きに（トランク状
層４４Ｃに対して直角に、基板１０の上面と平行に）枝
を伸ばし、さらに、基板１０に向かって下方に延びてい
る。ＤＲＡＭセルの製造を完了するために必要なこの後
の工程は、すべて従来通りであることから、その工程に
ついてここで説明する必要はない。
【００４２】第３の実施の形態では、ＣＭＰによって柱
形トランク状導電層４４Ｃが形成される。しかし、代わ
りに、エッチングバックにより、図８に示すようなポリ
シリコン層４４の水平部分４４Ａを除去して直立部分４
４Ｃを残すこともできる。柱形トランク状導電層４４Ｃ
を形成するもう１つの方法は、蓄積電極コンタクトホー
ル４２にポリシリコン層をエピタキシャル成長させるも
のである。成長によってできたエピタキシャルポリシリ
コン層は、柱形トランク状導電層４４Ｃとして機能す
る。
【００４３】（実施形態４）以上述べてきた第１、第
２、ならびに第３の実施の形態では、各蓄積電極のトラ
ンク状部分は一体的な構成要素であり、各ブランチ状導
電層は、その断面において、トランク状導電層の垂直部
分から延在している２つのＬ字形セクションすなわち枝
を具備している。
【００４４】しかしながら、本発明は、このような構造
に限定されていない。第４の実施の形態は、複数のトラ
ンク状セグメントから成るトランク状導電層と、２枝を
備えたブランチ状導電層とを有する蓄積電極を具備して
おり、２枝のうちの１枝の断面はほぼＬ字形（１水平セ
グメントと１垂直セグメントにより形成される）であ
り、別の１枝は、１水平セグメントだけで構成されてい
る。
【００４５】図１７〜図２１は、第４の実施の形態の製
造方法に関する各工程を示す断面図である。第４の実施
の形態のツリー型コンデンサは、図３の構造体に基づい
ており、構造および目的において図３と同一の図１７〜
図２１の構成要素には、同じ参照符号が付けられてい
る。
【００４６】図３と合わせて図１７について説明する。
図３の構造体の作製が完了すると、従来のホトリソグラ
フィならびにエッチング処理により、エッチング保護層
２２、絶縁層２０、ゲート酸化膜１４を貫通してドレイ
ン領域１６の上面に達する蓄積電極コンタクトホール７
０が形成される。次に、ＣＶＤ法によりポリシリコン層
７２が蒸着される。ポリシリコン層７２に、例えば、ヒ
素イオンを拡散して導電率を高めることができる。図１
７に示すように、ポリシリコン層７２によって蓄積電極
コンタクトホール７０が充填され、エッチング保護層２
２の上面が覆われる。次に、例えば、ポリシリコン層７
２全体に二酸化シリコンを、例えば、約７０００オング
ストロームの厚さに蒸着することによって、厚い絶縁層
７４が形成される。その後、ＣＶＤ法によって、絶縁層
７４全体に絶縁層と防食用ポリシリコン層とが順次蒸着
される。さらに、ウェハ上に従来のホトリソグラフィな
らびにエッチング処理を施して、絶縁層と防食層の選択
部分を取り除く。図１７では、絶縁層の残存部分が参照
符号７６によって示され、防食用ポリシリコン層の残存
部分は参照符号７８によって示されている。絶縁層７６
の形成は、例えば、窒化シリコンを、例えば、約１００
０オングストロームの厚さに蒸着することによって可能
であり、防食用ポリシリコン層７８は、例えば、約１０
００オングストロームの厚さに蒸着される。絶縁層７６
と防食用ポリシリコン層７８との組み合わせにより、中
に凹部８０を有するスタック化構造体（７６、７８）が
形成される。凹部８０は、ドレイン領域１６の１側面
（図１７の左側）とほぼ垂直方向に並んでいる。
【００４７】次に、図１８について説明すると、スタッ
ク化構造体（７６、７８）の側壁に、二酸化シリコンス
ペーサ８２が形成される。本実施の形態では、まず初め
に二酸化シリコン層を、例えば、約１０００オングスト
ロームの厚さに蒸着し、次に二酸化シリコン層にエッチ
ングバック処理を施すことによって二酸化シリコンスペ
ーサ８２が形成される。次に、ＣＶＤ法によって、ウェ
ハ上に、例えば、約２０００オングストロームの厚さ
に、例えば、窒化シリコンによる絶縁層８４を蒸着す
る。この絶縁層８４によって、凹部８０はほぼ満たされ
る。次に、スタック化構造体（７６、７８）の少なくと
も上面が露出するまで、絶縁層８４にＣＭＰ法による処
理を施す。
【００４８】次に、図１９について説明する。エッチン
グマスク層としてスタック化構造体（７６、７８）と絶
縁層８４とを同時に使用してウェハにエッチング処理を
施すことにより、二酸化シリコンスペーサ８２を除去す
る。スペーサ８２が完全に取り除かれると、引き続きス
タック化構造体（７６、７８）と絶縁層８４をエッチン
グマスク層として用いてエッチング処理が続行され、ス
ペーサ８２が初めにあった位置の真下にある絶縁層７４
の一部がエッチングにより除去される。エッチングの調
節により、絶縁層７４に所定の深さを持つキャビティ８
６が形成される。ただし、キャビティ８６の深さは任意
に調節できるが、キャビティ８６の底部は、ポリシリコ
ン層７２の上面から一定距離だけ上方になければならな
い。次に、防食用ポリシリコン層７８をエッチングマス
ク層として用い、エッチング処理が施され、絶縁層８４
が除去される。その後、スタック化構造体（７６、７
８）と絶縁層７４全体にわたり、キャビティ８６および
８０をほぼ満たすような例えば約１０００オングストロ
ームの厚さにポリシリコン層が蒸着される。このポリシ
リコン層は、例えば、ヒ素イオンを拡散させることによ
り、導電率を高めることができる。絶縁層７６の少なく
とも上面が露出するまで、ＣＭＰ法による処理が施され
る。図１９では、ポリシリコン層の残存部分が参照符号
８８によって示されている。この工程により、防食用ポ
リシリコン層７８も除去される。
【００４９】次に、図２０について説明すると、ポリシ
リコン層８８と絶縁層７４とをエッチング保護マスク層
として用い、ウェットエッチング処理を施して、絶縁層
７６を取り除く。スタック化構造体（７６、７８）の全
体は、この工程を通じて以上のように除去される。次
に、ＣＶＤ法により、例えば、二酸化シリコンによる絶
縁層９０が、例えば、約２０００オングストロームの厚
さに蒸着される。さらに、ポリシリコン層７２の上面が
露出するまで、従来のホトリソグラフィおよびエッチン
グ法による処理がウェハ上に施されて、絶縁層９０、ポ
リシリコン層８８、および絶縁層７４の選択部分が順次
除去され、これにより、孔９２が形成されて、ポリシリ
コン層８８は、左側と右側のＬ字形ブランチ（枝）８８
Ａと８８Ｂに分割される。次に、孔９２において、例え
ば、エピタキシャル成長により、あるいは、蒸着および
エッチング工程により、一体型柱状ポリシリコン層９４
が形成される。
【００５０】今度は、図２１について説明すると、さら
に従来のホトリソグラフィならびにエッチング法による
処理をウェハ上に施して、ポリシリコン層８８および７
２の一部を選択的に取り除くことにより、これから形成
されるＤＲＡＭセルのデータ記憶コンデンサ用蓄積電極
を画定する。この工程により、ポリシリコン層８８の左
側のＬ字形ブランチ８８Ｂの垂直セグメント８８Ｂ２が
除去され、水平セグメント８８Ｂ１のみが枝として残さ
れる。その後、エッチング保護層２２をエッチング終点
としてウェハにウェットエッチング処理を施すことによ
り、二酸化シリコン絶縁層９０および７４を除去する。
以上で、ＤＲＡＭセルのデータ記憶コンデンサ用蓄積電
極の製造は完了する。図に示すように、この蓄積電極
は、下方トランク状導電層７２Ａと、下方トランク状導
電層７２Ａから延びている上方トランク状ポリシリコン
層９４と、断面がほぼＬ字形の右側の第１枝８８Ａと水
平セグメントのみから成る左側の第２枝８８Ｂ１とから
成るブランチ状導電層とを具備している。下方トランク
状導電層７２Ａは、断面がほぼＴ字形であり、底部７２
Ｂ（下方端部）は、ＤＲＡＭセルの転送トランジスタの
ドレイン領域１６と電気的に接続されている。上方トラ
ンク状ポリシリコン層９４は、ほぼ柱状であり、下方ト
ランク状導電層７２Ａの上面から垂直に延びている。ブ
ランチ状ポリシリコン層（８８Ａ、８８Ｂ１）は、上方
トランク状ポリシリコン層９４から横向きに、すなわ
ち、水平かつ層９４に対してほぼ直角に枝を延ばしてい
る。
【００５１】（実施形態５）以上述べてきた実施の形態
に対し、第５の実施の形態は、水平に延びたブランチ状
導電層に加え、Ｌ字形ブランチ状導電層を備えた蓄積電
極を具備するツリー型コンデンサを有している。
【００５２】さらに、前に述べた第４の実施の形態で
は、下方トランク状導電層７２Ａの水平部分は、下に横
たわっているエッチング保護層２２に接している。しか
しながら、本発明は、この特徴に限定されていない。下
方トランク状導電層７２Ａの水平部分の下面は、蓄積電
極の表面積をさらに広くするために、横たわるエッチン
グ保護層２２からある程度の距離だけ離してもよい。
【００５３】図２２〜図２６は、本発明の第５の実施の
形態の製造方法に関する各工程を示す断面図であり、本
実施の形態において、ツリー型コンデンサは、図３の構
造体をベースにしている。構造および目的において同一
な図２２〜図２６の構成要素には、同じ参照符号が付け
られている。
【００５４】図３と合わせて図２２について説明する。
図３の構造体の作製が完了すると、例えば、ＣＶＤ法に
よりエッチング保護層２２全体に二酸化シリコンを、例
えば、約１０００オングストロームの厚さに蒸着するこ
とによって、絶縁層９６が形成される。次に、従来のホ
トリソグラフィならびにエッチング法による処理をウェ
ハ上に施して、絶縁層９６、エッチング保護層２２、絶
縁層２０、およびゲート酸化膜１４を貫通してドレイン
領域１６の上面に達する蓄積電極コンタクトホール９８
を形成する。次に、ＣＶＤ法により、絶縁層９６全体に
ポリシリコン層１００が蒸着される。このポリシリコン
層１００は、例えば、ヒ素イオンを拡散させることによ
り、導電率を高めることができる。また、ポリシリコン
層１００によって、蓄積電極コンタクトホール９８が充
填され、絶縁層９６の上面が覆われる。さらに、例え
ば、ポリシリコン層１００全体に、二酸化シリコンによ
る厚い絶縁層１０２が、例えば、７０００オングストロ
ームの厚さに蒸着される。次に、絶縁層１０２全体に、
絶縁層と防食用ポリシリコン層とが順次蒸着される。
【００５５】さらに、従来のホトリソグラフィならびに
エッチング法によって、絶縁層と防食用ポリシリコン層
の選択部分が除去される。図２２では、絶縁層の残存部
分が参照符号１０４で示され、防食用ポリシリコン層の
残存部分が参照符号１０６によって示されている。絶縁
層１０４は、例えば、約１０００オングストローム厚さ
の窒化シリコン層でもよく、防食用ポリシリコン層１０
６は、例えば、約１０００オングストロームの厚さに蒸
着される。絶縁層１０４と防食用ポリシリコン層１０６
との組み合わせにより、中に凹部１０８のあるスタック
化構造体（１０４、１０６）が形成される。凹部１０８
は、ドレイン領域１６とほぼ垂直に並んでいる。
【００５６】次に、図２３について説明すると、スタッ
ク化構造体（１０４、１０６）の側壁に、二酸化シリコ
ンスペーサ１１０が形成される。本実施の形態では、ま
ず初めに二酸化シリコン層を例えば約１０００オングス
トロームの厚さに蒸着し、次に二酸化シリコン層にエッ
チングバック処理を施すことにより、二酸化シリコンス
ペーサ１１０が形成される。次に、ＣＶＤ法により、例
えば、窒化シリコンによる絶縁層１１２を、例えば、約
２０００オングストロームの厚さに蒸着する。
【００５７】この絶縁層１１２によって、凹部１０８が
ほぼ満たされる。次に、スタック化構造体（１０４、１
０６）の少なくとも上面が露出するまで、上面にＣＭＰ
法による処理を施して絶縁層１１２の一部を取り除く。
【００５８】次に、図２４について説明すると、エッチ
ングマスク層としてスタック化構造体（１０４、１０
６）と絶縁層１１２とを同時に使用して、エッチング処
理により、二酸化シリコンスペーサ１１０を取り除く。
二酸化シリコンスペーサ１１０が完全に除去されると、
引き続きエッチングマスク層としてスタック化構造体
（１０４、１０６）と絶縁層１１２とを用いてエッチン
グ処理を続行し、二酸化シリコンスペーサ１１０が初め
にあった位置の真下にある絶縁層１０２の一部が取り除
かれる。このエッチングは既定の深さに合わせて調節さ
れ、絶縁層１０２にキャビティ１１４が形成される。た
だし、キャビティ１１４の深さは任意に調節できるが、
キャビティ１１４の底部は、ポリシリコン層１００の上
面からある程度の距離を必要とする。さらに、防食用ポ
リシリコン層１０６をエッチングマスク層として用い、
エッチングにより絶縁層１１２を取り除く。次に、スタ
ック化構造体（１０４、１０６）と絶縁層１０２全体に
わたって、例えば、１０００オングストロームの厚さに
ポリシリコン層が蒸着され、これにより、キャビティ１
１４および１０８は、ほぼ満たされた状態になる。この
ポリシリコン層は、例えば、ヒ素イオンを拡散させるこ
とにより、導電率を高めることができる。次に、絶縁層
１０４の少なくとも上面が露出するまで、ポリシリコン
層にＣＭＰ法による処理が施される。図２４では、この
ポリシリコン層の残存部分が参照符号１１６によって示
されている。この工程により、防食用ポリシリコン層１
０６は完全に取り除かれたことになる。
【００５９】次に図２５について説明する。エッチング
保護マスク層としてポリシリコン層１１６と絶縁層１０
２とを同時に用い、今度はウェハにウェットエッチング
処理を施すことにより、絶縁層１０４を取り除く。この
ようにして、本工程によりスタック化構造体（１０４、
１０６）全体が除去される。さらに、ＣＶＤ法を用い
て、絶縁層１１８、ポリシリコン層１２０、および絶縁
層１２２を順次蒸着する。絶縁層１１８は、例えば、約
２０００オングストローム厚さを有する、例えば、二酸
化シリコンにより形成されてもよく、同様に、絶縁層１
２２は、例えば、二酸化シリコンにより形成されてもよ
いが、厚さは、例えば、わずか約１０００オングストロ
ームとする。ポリシリコン層１２０は、例えば、ヒ素イ
オンを拡散させることにより、導電率を高めることがで
きる。次に、従来のホトリソグラフィならびにエッチン
グ法を用いて、ポリシリコン層１００の上面が露出する
まで、絶縁層１２２、ポリシリコン層１２０、絶縁層１
１８、ポリシリコン層１１６、および絶縁層１０２を順
次エッチングにより貫通することにより、ドレイン領域
１６とほぼ一直線上に並ぶウェハの選択行きに孔１２４
が形成される。
【００６０】次に、図２６について説明する。孔１２４
に、例えば、エピタキシャル成長あるいは蒸着およびエ
ッチングバック工程によって一体型柱状ポリシリコン層
１２６が形成される。さらに、従来のホトリソグラフィ
ならびにエッチング法による処理をポリシリコン層１２
０および１００に施して、水平方向の寸法を縮小させ、
ブランチ状ポリシリコン層１２０Ａおよび１１６と下方
トランク状ポリシリコン層１００Ａとを備えたＤＲＡＭ
セルのデータ記憶コンデンサ用蓄積電極が画定される。
次に、エッチング保護層２２をエッチング終点として、
ウェットエッチング処理を施し、露出した二酸化シリコ
ン絶縁層１２２、１１８、１０２、および９６を完全に
取り除く。以上により、ＤＲＡＭセルのデータ蓄積コン
デンサ用蓄積電極の製造は完了する。
【００６１】図２６に示すように、本蓄積電極は、断面
がほぼＴ字形の下方トランク状ポリシリコン層１００Ａ
と、下方トランク状ポリシリコン層１００Ａから延びて
いる上方トランク状ポリシリコン層１２６と、２層のブ
ランチ状ポリシリコン層１２０Ａおよび１１６とを具備
し、ブランチ状ポリシリコン層１１６は、断面がそれぞ
れほぼＬ字形の両側に延在している２枝１１６Ａおよび
１１６Ｂを具備し、ブランチ状ポリシリコン層１２０Ａ
もまた、それぞれほぼ長方形の両側に延在する２枝１２
０Ａ１および１２０Ａ２を具備している。下方トランク
状ポリシリコン層１００Ａの底部１００Ｂ（下方端部）
は、ＤＲＡＭセルの転送トランジスタのドレイン領域１
６と電気的に接続され、上方トランク状ポリシリコン層
１２６は、下方トランク状ポリシリコン層１００Ａの上
部から上方向に延びている。２層のブランチ状ポリシリ
コン層（１１６Ａおよび１１６Ｂ）と１２０は、それぞ
れ脇に、すなわち、水平方向に上方トランク状ポリシリ
コン層１２６に対してほぼ直角に枝を延ばしている。ブ
ランチ状ポリシリコン層１２０Ａは、いずれの側にも水
平に延びる２本の水平フラットセグメント１２０Ａ１お
よび１２０Ａ２を有しており、ブランチ状ポリシリコン
層１１６は、２つのＬ字形部分（１１６Ａ、１１６Ｂ）
を有し、各Ｌ字形部分は、両側から水平に延びる第１セ
グメント（各々１１６Ａ１および１１６Ｂ１）とそこか
ら下方に延びる第２セグメント（各々１１６Ａ２および
１１６Ｂ２）とを具備している。
【００６２】（実施形態６）第６の実施の形態では、第
１および第５の実施の形態によるトランク状およびブラ
ンチ状構成要素の各種構造体が組み合わされて使用され
ている。
【００６３】図２７は、本発明の第６の実施の形態によ
るツリー型蓄積電極の断面図であり、このツリー型コン
デンサは、図７の構造に基づいている。また、構造と目
的が図７の構成要素とほぼ同一である図２７の構成要素
には、同じ参照符号が付けられている。
【００６４】次に，ＣＶＤ法を用いて、ポリシリコン層
３９が蒸着され、さらに、このポリシリコン層３９上に
絶縁層（不図示）が蒸着される。ポリシリコン層３９上
の絶縁層は、例えば、二酸化シリコンにより形成できる
が、厚さは、例えば、わずか約１０００オングストロー
ムである。ポリシリコン層３９は、例えば、ヒ素イオン
により拡散し、導電率を高めることができる。次に、ポ
リシリコン層４４Ａとその底部４４Ｂとを形成する工程
とよく似た工程により、ポリシリコン層１３０Ａとその
底部１３０Ｂとが形成される。したがって、トランク状
ポリシリコン層１３０Ａがポリシリコン層３９および３
８を貫通し、その底部１３０Ｂは、ＤＲＡＭセルの転送
トランジスタのドレイン領域１６に電気的に接続され
る。
【００６５】以上述べてきた本発明の実施の形態に関す
る説明により、トランク状およびブランチ状構成要素の
各種構造体は、ツリー型コンデンサを形成するに当たっ
て、単独でも利用できるが、多種多様な組み合わせや数
によっても利用可能なことは、半導体技術に関わる当業
者にとって明らかである。このような変形は、本発明の
範囲内に含まれるものとする。
【００６６】さらに、以上述べてきた好適な実施の形態
の説明において、転送トランジスタのドレインは、シリ
コン基板上の拡散領域をベースにしているが、本発明
は、この半導体構造に限定されていない。トレンチ型ド
レイン領域などのドレイン領域の他の構造も用いること
ができ、本発明の範囲内に含まれている。
【００６７】さらに、添付図面に示されている構成要素
は、すべて説明のために概略的に示したものにすぎず、
実際の尺度を示すものではない。したがって、このよう
な寸法は、決して本発明の範囲を限定するものではな
い。
【００６８】本発明は、例示した好適な実施の形態に基
づき説明がなされてきたが、本発明の範囲は開示された
実施例に限定されないことは明らかである。むしろ、本
発明は、多種多様な修正および同様の変形もその範囲内
に含むものである。したがって、添付クレームは、上記
の各種修正ならびに同様の変形がすべて網羅されるよう
に、最も広い解釈がなされなければならない。
【図面の簡単な説明】
【図１】ＤＲＡＭ装置の１記憶セルの略回路図である。
【図２】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その１）。
【図３】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その２）。
【図４】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その３）。
【図５】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その４）。
【図６】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その５）。
【図７】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その６）。
【図８】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その７）。
【図９】本発明の第１の実施の形態による半導体記憶装
置の製造方法の各工程を示す断面図である（その８）。
【図１０】本発明の第１の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
９）。
【図１１】本発明の第２の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
１）。
【図１２】本発明の第２の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
２）。
【図１３】本発明の第２の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
３）。
【図１４】本発明の第２の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
４）。
【図１５】本発明の第２の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
５）。
【図１６】本発明の半導体記憶装置の第３の実施の形態
を示す断面図である。
【図１７】本発明の第４の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
１）。
【図１８】本発明の第４の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
２）。
【図１９】本発明の第４の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
３）。
【図２０】本発明の第４の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
４）。
【図２１】本発明の第４の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
５）。
【図２２】本発明の第５の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
１）。
【図２３】本発明の第５の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
２）。
【図２４】本発明の第５の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
３）。
【図２５】本発明の第５の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
４）。
【図２６】本発明の第５の実施の形態による半導体記憶
装置の製造方法の各工程を示す断面図である（その
５）。
【図２７】本発明の半導体記憶装置の第６の実施の形態
を示す断面図である。
【符号の説明】
１０ シリコン基板 １２ フィールド酸化膜 １６ ドレイン領域 ２０ 絶縁層 ２２ エッチング保護層 ３８ ポリシリコン層 ４４ ポリシリコン層 ４６ 誘電体層 ４８ ポリシリコン層 ６２ ポリシリコン層 ６８ ポリシリコン層 ７２ ポリシリコン層 ８８ ポリシリコン層 ９４ 上方トランク状ポリシリコン層 １００ ポリシリコン層 １１６ ポリシリコン層 １２０ ポリシリコン層 １２６ 上方トランク状ポリシリコン層 １３０ ポリシリコン層

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）転送トランジスタ上に第１絶縁層
    を形成する工程と、 （ｂ）前記第１絶縁層上にエッチング保護層を形成する
    工程と、 （ｃ）前記エッチング保護層上に第２絶縁層を形成する
    工程と、 （ｄ）堆積層が前記トランジスタのソース／ドレイン領
    域の上方に配置された凹部を有し、かつ前記第２絶縁層
    の一部が露出するように、前記第２絶縁層上に堆積層を
    形成する工程と、 （ｅ）前記凹部の周辺に第３絶縁層を形成する工程と、 （ｆ）前記凹部を満たす第４絶縁層を形成する工程と、 （ｇ）前記凹部から前記第３絶縁層と前記第４絶縁層と
    を除去し、前記第３絶縁層のすぐ下にある前記第２絶縁
    層の一部を取り除くことによって前記エッチング保護層
    が露出しないようにキャビティを形成する工程と、 （ｈ）前記凹部と前記キャビティとを満たす第１導電層
    を形成する工程と、 （ｉ）前記堆積層を除去する工程と、 （ｊ）前記第２絶縁層と前記第１導電層との上方に第５
    絶縁層を形成する工程と、 （ｋ）第２導電層が、前記第５絶縁層と、前記第１導電
    層と、前記第２絶縁層と、前記エッチング保護層と、前
    記第１絶縁層とを貫通し、前記ソース／ドレイン領域と
    電気的に接するように、前記第５絶縁層上に第２導電層
    を形成する工程と、 （ｌ）前記第２導電層の一部を除去することによってト
    ランク状導電層を形成し、前記第１導電層によって断面
    がブランチ状の導電層を形成し、かつ前記トランク状導
    電層と前記ブランチ状導電層とにより蓄積コンデンサの
    蓄積電極を形成する工程と、 （ｍ）前記第２および第５絶縁層を除去する工程と、 （ｎ）前記第１および第２導電層の露出面上に誘電体層
    を形成する工程と、 （ｏ）前記誘電体層の表面に第３導電層を形成し、対向
    電極を形成する工程と、から成り、転送トランジスタが
    形成された基板上に半導体記憶装置を製造する方法。
  2. 【請求項２】 前記トランク状導電層の断面がほぼＴ字
    形であることを特徴とする請求項１に記載の半導体記憶
    装置の製造方法。
  3. 【請求項３】 前記トランク状導電層がほぼ一体型の柱
    状であることを特徴とする請求項１に記載の半導体記憶
    装置の製造方法。
  4. 【請求項４】 前記ブランチ状導電層の断面が少なくと
    も１のＬ字形部分を有することを特徴とする請求項１に
    記載の半導体記憶装置の製造方法。
  5. 【請求項５】 前記ブランチ状導電層が第１セグメント
    と第２セグメントとを具備し、前記第１セグメントが前
    記トランク状導電層と電気的に接続され、かつ前記基板
    の上面に対してほぼ平行に延び、前記第２セグメントが
    前記第１セグメントと電気的に接続され、かつ前記基板
    の前記上面に向かって延びていることを特徴とする請求
    項１に記載の半導体記憶装置の製造方法。
  6. 【請求項６】 工程（ｌ）が、化学機械研磨技法を用い
    て前記第５絶縁層が露出するまで前記第５絶縁層の上方
    にある前記第２導電層を除去する工程から成ることを特
    徴とする請求項３に記載の半導体記憶装置の製造方法。
  7. 【請求項７】 工程（ｌ）が、エッチング技法を用いて
    前記第２導電層の一部を除去する工程から成ることを特
    徴とする請求項３に記載の半導体記憶装置の製造方法。
  8. 【請求項８】 工程（ｄ）が、 前記第２絶縁層上に第１膜を形成し、さらに前記第１膜
    上に第２膜を形成し、前記第１膜が絶縁膜であり、前記
    第２膜が導電膜であることを特徴とする工程と、 前記第１膜と前記第２膜とにパターン処理を施すことに
    より、前記堆積層とその中の前記凹部とを形成する工程
    と、から成ることを特徴とする請求項１に記載の半導体
    記憶装置の製造方法。
  9. 【請求項９】 前記工程（ｉ）の終了後に前記第５導電
    層上に第６絶縁層を形成する工程と、 前記第６絶縁層上に第４導電層を形成する工程と、をさ
    らに具備し、 工程（ｋ）が、前記第４導電層と前記第６絶縁層とを貫
    通する前記第２導電層を形成する工程をさらに具備し、 工程（ｌ）が、前記第４導電層にパターン処理を施すこ
    とにより前記ブランチ状導電層の一部を形成する工程を
    さらに具備し、 工程（ｍ）が、前記第６絶縁層を除去する工程をさらに
    具備し、 工程（ｎ）が、前記第４導電層の露出面上に前記誘電体
    層を形成する工程をさらに具備することを特徴とする請
    求項１に記載の半導体記憶装置の製造方法。
  10. 【請求項１０】 前記第４導電層の断面が棒状であり、
    前記トランク状導電層に接続されていることを特徴とす
    る請求項９に記載の半導体記憶装置の製造方法。
  11. 【請求項１１】 （ａ）転送トランジスタ上に第１絶縁
    層を形成する工程と、 （ｂ）前記第１絶縁層上にエッチング保護層を形成する
    工程と、 （ｃ）前記エッチング保護層上に第２絶縁層を形成する
    工程と、 （ｄ）前記第２絶縁層上に第１堆積層を形成する工程に
    おいて、前記第１堆積層が前記トランジスタのソース／
    ドレイン領域の上方に配置された第１凹部を備え、かつ
    前記第２絶縁層の一部が露出することを特徴とする工程
    と、 （ｅ）前記第１凹部の周辺に第３絶縁層を形成する工程
    と、 （ｆ）前記第１凹部を満たす第４絶縁層を形成する工程
    と、 （ｇ）前記第１凹部から前記第３絶縁層と前記第４絶縁
    層とを除去し、前記第３絶縁層のすぐ下にある前記第２
    絶縁層の一部を取り除くことによって前記エッチング保
    護層が露出しないように第１キャビティを形成する工程
    と、 （ｈ）前記第１凹部と前記第１キャビティとを満たす第
    １導電層を形成する工程と、 （ｉ）前記第１堆積層を除去する工程と、 （ｊ）第６絶縁層を形成する工程と、 （ｋ）前記第６絶縁層上に第２堆積層を形成する工程に
    おいて、前記第２堆積層が、前記ソース／ドレイン領域
    の上方に配置された第２凹部を中に有しており、前記第
    ６絶縁層の一部が露出していることを特徴とする工程
    と、 （ｌ）前記第２凹部の周辺に第７絶縁層を形成する工程
    と、 （ｍ）前記第２凹部を満たす第８絶縁層を形成する工程
    と、 （ｎ）前記第７絶縁層と、前記第８絶縁層と、前記第７
    絶縁層のすぐ下にある前記第６絶縁層の一部を除去する
    ことにより第２キャビティを形成する工程において、前
    記第２キャビティによって前記エッチング保護層が露出
    しないようにする工程と、 （ｏ）前記第２凹部と前記第２キャビティとを満たす第
    ４導電層を形成する工程と、 （ｐ）前記第２堆積層を除去する工程と、 （ｑ）前記第４絶縁層と前記第４導電層上に第５絶縁層
    を形成する工程と、 （ｒ）前記第５絶縁層上に第２導電層を形成する工程に
    おいて、前記第２導電層が、前記第５絶縁層と、前記第
    ４導電層と、前記第６絶縁層と、前記第１導電層と、前
    記第２絶縁層と、前記エッチング保護層と、前記第１絶
    縁層とを貫通し、かつ前記ソース／ドレイン領域と電気
    的に接しているようにする工程と、 （ｓ）前記第２導電層の一部を除去することによりトラ
    ンク状導電層を形成する工程において、第１および第４
    導電層により、互いにほぼ平行であり各々が前記トラン
    ク状導電層に接続されている断面がブランチ状の導電層
    が形成され、かつ前記トランク状導電層と前記ブランチ
    状導電層とにより蓄積コンデンサの蓄積電極が形成され
    るようにする工程と、 （ｔ）前記第２、第５、および第６絶縁層を除去する工
    程と、 （ｕ）少なくとも前記第１、第２、および第４導電層の
    露出面に誘電体層を形成する工程と、 （ｖ）前記誘電体層の表面に第３導電層を形成すること
    により対向電極を形成する工程と、から成り、転送トラ
    ンジスタが形成された基板上に半導体記憶装置を製造す
    る方法。
  12. 【請求項１２】 前記トランク状導電層の断面がＴ字形
    であることを特徴とする請求項１１に記載の半導体記憶
    装置の製造方法。
  13. 【請求項１３】 前記トランク状導電層がほぼ一体型の
    柱として形成されることを特徴とする請求項１１に記載
    の半導体記憶装置の製造方法。
  14. 【請求項１４】 前記ブランチ状導電層の各々の断面が
    少なくとも１のＬ字形部分を有することを特徴とする請
    求項１１に記載の半導体記憶装置の製造方法。
  15. 【請求項１５】 前記ブランチ状導電層の各々が、第１
    セグメントと第２セグメントとを具備し、前記第１セグ
    メントが前記トランク状導電層と電気的に接続され、か
    つ前記基板の上面に対してほぼ平行に延び、前記第２セ
    グメントが前記第１セグメントと電気的に接続され、か
    つ前記基板の前記上面に向かって延びていることを特徴
    とする請求項１１に記載の半導体記憶装置の製造方法。
  16. 【請求項１６】 工程（ｓ）が、化学機械研磨技法を用
    いて前記第５絶縁層が露出するまで前記第２導電層の一
    部を除去する工程から成ることを特徴とする請求項１３
    に記載の半導体記憶装置の製造方法。
  17. 【請求項１７】 工程（ｓ）が、エッチング技法を用い
    て前記第５絶縁層上の前記第２導電層の一部を除去する
    工程から成ることを特徴とする請求項１３に記載の半導
    体記憶装置の製造方法。
  18. 【請求項１８】 （ａ）転送トランジスタ上に第１絶縁
    層を形成する工程と、 （ｂ）少なくとも前記第１絶縁層を貫通し、かつ前記転
    送トランジスタのソース／ドレイン領域に電気的に接す
    る第１導電層を形成する工程と、 （ｃ）前記第１導電層上に第２絶縁層を形成する工程
    と、 （ｄ）前記第２絶縁層上に堆積層を形成し、前記第２絶
    縁層の一部が露出するように凹部を形成する工程と、 （ｅ）前記凹部の周辺に第３絶縁層を形成する工程と、 （ｆ）前記凹部を満たす第４絶縁層を形成する工程と、 （ｇ）前記凹部から前記第３絶縁層と前記第４絶縁層と
    を除去し、前記第３絶縁層のすぐ下にある前記第２絶縁
    層の一部を取り除くことによって前記第１導電層が露出
    しないようにキャビティを形成する工程と、 （ｈ）前記凹部と前記キャビティとを満たす第２導電層
    を形成する工程と、 （ｉ）前記堆積層を除去する工程と、 （ｊ）前記第２絶縁層と前記第２導電層との上方に第５
    絶縁層を形成する工程と、 （ｋ）少なくとも前記第５絶縁層と、前記第２導電層
    と、前記第２絶縁層を貫通し、前記第１導電層と電気的
    に接する第３導電層とを形成する工程と、 （ｌ）前記第１導電層のパターン処理工程において、前
    記第１および第３導電層によってトランク状導電層を形
    成し、前記第２導電層によってブランチ状導電層を形成
    し、かつ前記トランク状導電層と前記ブランチ状導電層
    とによって蓄積コンデンサの蓄積電極を形成する工程
    と、 （ｍ）前記第２および第５絶縁層を除去する工程と、 （ｎ）前記第１、第２、および第３導電層の露出面上に
    誘電体層を形成する工程と、 （ｏ）前記誘電体層上に第４導電層を形成し、前記蓄積
    コンデンサの対向電極を形成する工程と、から成り、転
    送トランジスタが形成された基板上に半導体記憶装置を
    製造する方法。
  19. 【請求項１９】 前記トランク状導電層が、前記ソース
    ／ドレイン領域と電気的に接続された下方トランク状部
    分と、前記下方トランク状部分に電気的に接続され、か
    つ前記基板から離れる方向に延びる上方トランク状部分
    を具備していることを特徴とする請求項１８に記載の半
    導体記憶装置の製造方法。
  20. 【請求項２０】 前記下方トランク状部分の断面がＴ字
    形であることを特徴とする請求項１９に記載の半導体記
    憶装置の製造方法。
  21. 【請求項２１】 前記上方トランク状部分の断面が直線
    の棒状であることを特徴とする請求項２０に記載の半導
    体記憶装置の製造方法。
  22. 【請求項２２】 前記上方トランク状部分がほぼ一体型
    の柱として形成されることを特徴とする請求項２０に記
    載の半導体記憶装置の製造方法。
  23. 【請求項２３】 前記ブランチ状導電層の断面がＬ字形
    であることを特徴とする請求項１８に記載の半導体記憶
    装置の製造方法。
  24. 【請求項２４】 前記ブランチ状第２導電層が第１セグ
    メントと第２セグメントとを具備し、前記第１セグメン
    トが前記トランク状導電層と電気的に接続され、かつ前
    記基板の前記上面に対してほぼ平行に延び、前記第２セ
    グメントが前記第１セグメントと電気的に接続され、か
    つ前記基板の方向に延びていることを特徴とする請求項
    １８に記載の半導体記憶装置の製造方法。
  25. 【請求項２５】 前記工程（ｌ）が、前記第２導電層に
    パターン処理を施す工程をさらに具備することにより、
    前記ブランチ状導電層が、前記トランク状導電層と電気
    的に接続され、前記基板の前記上面に対してほぼ平行に
    延びる直線セグメントを具備することを特徴とする請求
    項１８に記載の半導体記憶装置の製造方法。
  26. 【請求項２６】 工程（ｌ）が、化学機械研磨技法を用
    いて前記第５絶縁層が露出するまで前記第３導電層の一
    部を除去する工程をさらに具備していることを特徴とす
    る請求項２２に記載の半導体記憶装置の製造方法。
  27. 【請求項２７】 工程（ｌ）が、エッチング技法を用い
    て前記第２導電層が露出するまで第３導電層の一部を除
    去する工程をさらに具備していることを特徴とする請求
    項２２に記載の半導体記憶装置の製造方法。
  28. 【請求項２８】 前記工程（ｄ）が、 前記第２絶縁層上に第１膜を形成し、さらに前記第１膜
    上に第２膜を形成し、前記第１膜が絶縁膜であり、前記
    第２膜が導電膜であることを特徴とする工程と、 前記第１膜と前記第２膜とにパターン処理を施すことに
    より、前記堆積層とその中の前記凹部とを形成する工程
    と、をさらに具備することを特徴とする請求項１に記載
    の半導体記憶装置の製造方法。
  29. 【請求項２９】 前記工程（ｉ）の終了後に第６絶縁層
    を形成する工程と、 前記第６絶縁層上に第５導電層を形成する工程と、をさ
    らに具備し、 工程（ｋ）が、前記第５導電層と前記第６絶縁層とを貫
    通する前記第３導電層を形成する工程をさらに具備し、 工程（ｌ）が、前記第５導電層にパターン処理を施すこ
    とにより前記ブランチ状導電層の一部を形成する工程を
    さらに具備し、 工程（ｍ）が、前記第６絶縁層を除去する工程をさらに
    具備し、 工程（ｎ）が、前記第５導電層の露出面上に前記誘電体
    層を形成する工程をさらに具備することを特徴とする請
    求項３に記載の半導体記憶装置の製造方法。
  30. 【請求項３０】 前記第５導電層の断面が直線的な棒状
    であり、前記トランク状導電層に接続されていることを
    特徴とする請求項２９に記載の半導体記憶装置の製造方
    法。
  31. 【請求項３１】 工程（ａ）と工程（ｂ）との間に前記
    第１絶縁層上にエッチング保護層を形成する工程をさら
    に具備することを特徴とする請求項１８に記載の半導体
    記憶装置の製造方法。
  32. 【請求項３２】 工程（ａ）の後に、前記第１絶縁層上
    にエッチング保護層を形成する工程と、 工程（ｂ）の前に、エッチング保護層上に第７絶縁層を
    形成する工程と、をさらに具備し、 工程（ｂ）において、前記第１導電層が、さらに前記エ
    ッチング保護層と前記第７絶縁層とを貫通し、 前記工程（ｍ）が、前記第７絶縁層を除去する工程をさ
    らに具備することを特徴とする請求項１８に記載の半導
    体記憶装置の製造方法。
  33. 【請求項３３】 （ａ）転送トランジスタ上に第１絶縁
    層を形成する工程と、 （ｂ）少なくとも前記第１絶縁層を貫通し、前記転送ト
    ランジスタのソース／ドレイン領域と電気的に接する第
    １導電層を形成する工程と、 （ｃ）前記第１導電層上に第２絶縁層を形成する工程
    と、 （ｄ）前記第２絶縁層上に第１堆積層を形成し、前記第
    ２絶縁層の一部が露出するような凹部を中に形成する工
    程と、 （ｅ）前記凹部の周辺に第３絶縁層を形成する工程と、 （ｆ）前記凹部を満たす第４絶縁層を形成する工程と、 （ｇ）前記凹部から前記第３絶縁層と前記第４絶縁層と
    を除去し、前記第３絶縁層のすぐ下にある前記第２絶縁
    層の一部を除去することにより、前記第１導電層が露出
    しないようにキャビティを形成する工程と、 （ｈ）前記凹部と前記キャビティとを満たす第２導電層
    を形成する工程と、 （ｉ）前記堆積層を除去する工程と、（ｃ’）前記第２
    導電層上に第５絶縁層を形成する工程と、（ｄ’）前記
    第５絶縁層の一部を露出させる凹部を備えた前記第４絶
    縁層上に第２堆積層を形成する工程と、（ｅ’）前記凹
    部の周辺に第６絶縁層を形成する工程と、（ｆ’）前記
    第２凹部を満たす第７絶縁層を形成する工程と、
    （ｇ’）前記凹部から前記第６および第７絶縁層を除去
    し、前記第６絶縁層のすぐ下にある前記第２および第５
    絶縁層の一部を取り除くことによって、前記第１または
    第２導電層が露出しないようにキャビティを形成する工
    程と、（ｈ’）前記第２凹部と前記第２キャビティとを
    満たす第３導電層を形成する工程と、（ｉ’）前記第２
    堆積層を除去する工程と、 （ｊ）前記第３導電層と前記第４絶縁層との上方に第８
    絶縁層を形成する工程と、 （ｋ）少なくとも前記第８絶縁層と、前記第３導電層
    と、前記第５絶縁層と、前記第２導電層と、前記第２絶
    縁層とを貫通し、前記第１導電層と電気的に接する第４
    導電層を形成する工程と、 （ｌ）前記導電層のパターン処理工程において、前記第
    １および第４導電層によってトランク状導電層を形成
    し、前記第２および第３導電層によってブランチ状導電
    層を形成し、かつ前記トランク状導電層と前記ブランチ
    状導電層とによって蓄積コンデンサの蓄積電極を形成す
    る工程と、 （ｍ）前記第２、第５、および第８絶縁層を除去する工
    程と、 （ｎ）前記第１、第２、第３、および第４導電層の露出
    面上に誘電体層を形成する工程と、 （ｏ）前記誘電体層上に第５導電層を形成することによ
    り、対向電極を形成する工程と、から成り、転送トラン
    ジスタが形成された基板上に半導体記憶装置を製造する
    方法。
  34. 【請求項３４】 前記ブランチ状導電層のうち少なくと
    も１層の断面がＬ字形であることを特徴とする請求項３
    ３に記載の半導体記憶装置の製造方法。
  35. 【請求項３５】 前記ブランチ状導電層の各々が、第１
    セグメントと第２セグメントとを具備し、前記第１セグ
    メントがトランク状導電層と電気的に接続され、かつ前
    記基板の上面に対してほぼ平行に延び、前記第２セグメ
    ントが前記第１セグメントと電気的に接続され、かつ前
    記基板に向かって延びていることを特徴とする請求項３
    ３に記載の半導体記憶装置の製造方法。
  36. 【請求項３６】 工程（ｌ）が、前記ブランチ状導電層
    の各々がトランク状導電層と電気的に接続され、かつ前
    記基板の上面に対してほぼ平行に延びる直線セグメント
    を持つように、前記第２および第３導電層にパターン処
    理を施す工程を具備することを特徴とする請求項３３に
    記載の半導体記憶装置の製造方法。
  37. 【請求項３７】 工程（ｉ’）の後に、前記第２堆積層
    を除去してから第９絶縁層を形成する工程と、 前記第９絶縁層上に第６導電層を形成する工程と、をさ
    らに具備し、 工程（ｋ）が、前記第４導電層を形成し、前記第６導電
    層と前記第９絶縁層とをさらに貫通する工程を具備し、 工程（ｌ）が、前記第６導電層にパターン処理を施して
    ブランチ状導電層にする工程をさらに具備し、 工程（ｍ）が、前記第９絶縁層を除去する工程をさらに
    具備し、 工程（ｎ）が、前記第６導電層の露出面に前記誘電体層
    を形成する工程をさらに具備することを特徴とする請求
    項３３に記載の半導体記憶装置の製造方法。
  38. 【請求項３８】 前記第６導電層の断面が棒状であり、
    かつトランク状導電層に電気的に接続されていることを
    特徴とする請求項３７に記載の半導体記憶装置の製造方
    法。
  39. 【請求項３９】 工程（ａ）の後に前記第１絶縁層上に
    エッチング保護層を形成する工程をさらに具備すること
    を特徴とする請求項３３に記載の半導体記憶装置の製造
    方法。
  40. 【請求項４０】 工程（ａ）の後に、前記第１絶縁層上
    にエッチング保護層を形成する工程と、 前記エッチング保護層上に第９絶縁層を形成する工程
    と、をさらに具備し、 工程（ｂ）において、前記第１導電層が、前記エッチン
    グ保護層と前記第９絶縁層とをさらに貫通し、 工程（ｍ）が、前記第９絶縁層を除去する工程をさらに
    具備することを特徴とする請求項３３に記載の半導体記
    憶装置の製造方法。
JP9091179A 1996-08-16 1997-04-09 半導体記憶装置のコンデンサ構造体の製造方法 Pending JPH1079476A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
TW85109995 1996-08-16
TW085109995A TW306064B (en) 1996-08-16 1996-08-16 Semiconductor memory device with capacitor (part 6)
GB9701965A GB2321776A (en) 1996-08-16 1997-01-30 Method of fabricating a stacked capacitor

Publications (1)

Publication Number Publication Date
JPH1079476A true JPH1079476A (ja) 1998-03-24

Family

ID=26310903

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9091179A Pending JPH1079476A (ja) 1996-08-16 1997-04-09 半導体記憶装置のコンデンサ構造体の製造方法

Country Status (4)

Country Link
JP (1) JPH1079476A (ja)
DE (1) DE19720202C2 (ja)
FR (1) FR2752486A1 (ja)
GB (1) GB2321776A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013161945A (ja) * 2012-02-06 2013-08-19 Sony Corp 固体撮像装置、固体撮像装置の製造方法、及び、電子機器
US9490373B2 (en) 2012-02-02 2016-11-08 Sony Corporation Solid-state imaging device and electronic apparatus with improved storage portion

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100327123B1 (ko) * 1998-03-30 2002-08-24 삼성전자 주식회사 디램셀캐패시터의제조방법
DE19942680A1 (de) 1999-09-07 2001-04-05 Infineon Technologies Ag Integrierte Schaltungsanordnung mit mindestens einem Kondensator und Verfahren zu deren Herstellung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5192703A (en) * 1991-10-31 1993-03-09 Micron Technology, Inc. Method of making tungsten contact core stack capacitor
KR960008865B1 (en) * 1992-07-15 1996-07-05 Samsung Electronics Co Ltd Method for manufacturing a capacitor in semiconductor memory device
KR960006718B1 (ko) * 1992-12-31 1996-05-22 현대전자산업주식회사 반도체 기억장치의 커패시터 및 그 제조방법
JP3085831B2 (ja) * 1993-09-17 2000-09-11 沖電気工業株式会社 半導体装置の製造方法
KR0140644B1 (ko) * 1994-01-12 1998-06-01 문정환 반도체 메모리장치 및 그 제조방법
JPH0846154A (ja) * 1994-08-03 1996-02-16 Oki Electric Ind Co Ltd 半導体記憶装置のキャパシタの蓄積電極の製造方法
US5429980A (en) * 1994-10-05 1995-07-04 United Microelectronics Corporation Method of forming a stacked capacitor using sidewall spacers and local oxidation
JP2820065B2 (ja) * 1995-04-27 1998-11-05 日本電気株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490373B2 (en) 2012-02-02 2016-11-08 Sony Corporation Solid-state imaging device and electronic apparatus with improved storage portion
JP2013161945A (ja) * 2012-02-06 2013-08-19 Sony Corp 固体撮像装置、固体撮像装置の製造方法、及び、電子機器

Also Published As

Publication number Publication date
DE19720202A1 (de) 1998-02-19
GB9701965D0 (en) 1997-03-19
DE19720202C2 (de) 2001-07-26
FR2752486A1 (fr) 1998-02-20
GB2321776A (en) 1998-08-05

Similar Documents

Publication Publication Date Title
US5817565A (en) Method of fabricating a semiconductor memory cell having a tree-type capacitor
US5336912A (en) Buried plate type DRAM
US6849496B2 (en) DRAM with vertical transistor and trench capacitor memory cells and method of fabrication
US5798544A (en) Semiconductor memory device having trench isolation regions and bit lines formed thereover
US5478768A (en) Method of manufacturing a semiconductor memory device having improved hold characteristic of a storage capacitor
US5262662A (en) Storage node capacitor having tungsten and etched tin storage node capacitor plate
EP0430404B1 (en) Method of manufacturing a capacitor for a DRAM cell
JPH0724284B2 (ja) 半導体装置の製造方法
JP2906807B2 (ja) 半導体メモリセルとその製造方法
US5482885A (en) Method for forming most capacitor using poly spacer technique
US5763305A (en) Method for forming a semiconductor memory device with a capacitor
JP3024675B2 (ja) ツリー型コンデンサを備えた半導体メモリ素子
US6329242B1 (en) Method of fabricating a semiconductor memory device having a tree-type capacitor
US6037209A (en) Method for producing a DRAM cellular arrangement
US5789290A (en) Polysilicon CMP process for high-density DRAM cell structures
US5701264A (en) Dynamic random access memory cell having increased capacitance
US5909045A (en) Semiconductor memory device having tree-type capacitor
US5811332A (en) Method of fabricating a capacitor structure for a semiconductor memory device
JPH1079476A (ja) 半導体記憶装置のコンデンサ構造体の製造方法
JPH0778889A (ja) ダイナミックｒａｍセルの製造方法
US5739060A (en) Method of fabricating a capacitor structure for a semiconductor memory device
JPH1079475A (ja) コンデンサを備えた半導体記憶装置
US5796138A (en) Semiconductor memory device having a tree type capacitor
JPH1079490A (ja) 半導体記憶装置のコンデンサ構造体
US5912485A (en) Capacitor structure for a semiconductor memory device