DE19720202A1 - Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung. Insbesondere be­ trifft die vorliegende Erfindung den Aufbau eines dynami­ schen Speichers mit wahlfreiem Zugriff (DRAM = dynamic ran­ dom access memory) bzw. einer Zelle hiervon, welche im we­ sentlichen aus einem Übertragungstransistor und einem La­ dungsspeicherkondensator aufgebaut ist.

Fig. 7 ist ein Schaltkreisdiagramm einer Speicherzelle für eine DRAM-Vorrichtung. Wie in der Zeichnung darge­ stellt, besteht die DRAM-Zelle im wesentlichen aus einem Übertragungstransistor T und einem Ladungsspeicherkondensa­ tor C. Eine Source des Übertragungstransistor T ist mit ei­ ner entsprechenden Bitleitung BL verbunden und ein Drain hiervon ist mit einer Speicherelektrode 6 des Ladungsspei­ cherkondensators C verbunden. Ein Gate des Übertragungs­ transistors T ist mit einer entsprechenden Wortleitung WL verbunden. Eine gegenüberliegende Elektrode oder Gegenelek­ trode 8 des Kondensators C ist mit einer Konstant-Energie­ versorgung verbunden. Zwischen der Speicherelektrode 6 und der Gegenelektrode 8 ist ein dielektrischer Film 7 angeord­ net.

Bei einem DRAM-Herstellungsprozeß wird für ein übliches DRAM hauptsächlich ein zweidimensionaler Kondensator (Planartyp-Kondensator genannt) mit einer Speicherkapazität von unter 1 Mb (Megabit) verwendet. Im Falle eines DRAM mit einer Speicherzelle, die einen Planartyp-Kondensator ver­ wendet, werden elektrische Ladungen auf der Hauptoberfläche eines Halbleitersubstrates gespeichert, so daß die Haupt­ oberfläche einen großen Flächenbereich haben muß. Diese Art von Speicherzelle ist somit nicht für ein DRAM geeignet, das einen hohen Integrationsgrad hat. Für ein höher inte­ griertes DRAM, beispielsweise ein DRAM mit mehr als 4 M Bits Speicherkapazität, wurde daher ein dreidimensionaler Kon­ densator, Stapeltyp oder Grabentyp genannt, eingeführt.

Bei den Kondensatoren des Stapel- oder Grabentyps ist es möglich geworden, in einem gleichen oder ähnlichen Volu­ men höhere Speicherkapazität zu erhalten. Um jedoch eine Halbleitervorrichtung mit einer noch höheren Integrations­ rate zu erzielen, beispielsweise einen VLSI-Schaltkreis (very-large-scale integration) mit einer Kapazität von 64 Megabit, ist ein Kondensator mit einer einfachen dreidimen­ sionalen Struktur, also beispielsweise vom Stapeltyp oder Grabentyp unzureichend.

Eine Lösung zur Verbesserung der Kapazität eines Kon­ densators ist die Verwendung eines sogenannten Stapelkon­ densators des Flossentyps, wie er von Ema et al. in "3-Di­ mensional Stacked Capacitor Cell for 16 M and 64 M DRAMs", International Electron Devices Meeting, Seiten 592 bis 595, Dezember 1988 vorgeschlagen wird. Dieser Stapelkondensator des Flossentyps umfaßt Elektroden und dielektrische Filme, welche sich in einer Flossenform in einer Mehrzahl von übereinandergestapelten Schichten erstrecken. DRAMs mit Stapelkondensatoren des Flossentyps sind auch in den US- PS 5,071,783; 5,126,810; 5,196,365; und 5,206,787 offen­ bart.

Ein anderer Lösungsansatz zur Verbesserung der Kapazi­ tät eines Kondensators ist die Verwendung eines sogenannten Stapelkondensator des Zylindertyps, wie er von Wakamiya et al. in "Navel Stacked Capacitar Cell far 64-Mb DRAM" 1989 Symposium an VLSI Technology Digest of Technical Papers, Seiten 69 bis 70 vorgeschlagen wurde. Dieser Stapelkonden­ sator des Zylindertyps umfaßt Elektroden und dielektrische Filme, welche sich in zylindrischer Form erstrecken, um die Oberflächenbereiche der Elektroden zu erhöhen. Ein DRAM mit einem Stapelkondensator des Zylindertyps ist in der US-PS 5,077,688 offenbart.

Mit dem Trend in Richtung erhöhter Intergrationsdichte muß die Größe einer DRAM-Zelle in einer Ebene (die Fläche, welche eine Ebene einnimmt) weiter verringert werden. All­ gemein gesagt, eine Verringerung der Größe der Zelle führt zu einer Verringerung in der Ladungsspeicherkapazität (Kapazität). Wenn weiterhin die Kapazität verringert wird, steigt die Wahrscheinlichkeit von Fehlern aufgrund einfal­ lender α′-Strahlen an. Von daher besteht nach wie vor eine Notwendigkeit, eine neue Struktur des Speicherkondensators auszulegen, mit welcher gleiche Kapazität, jedoch ein ge­ ringerer Flächenbedarf in einer Ebene möglich ist, sowie ein Bedarf nach einem geeigneten Verfahren zur Herstellung einer derartigen Struktur.

Es ist daher Aufgabe der Erfindung, ein Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung mit einer Kondensatorstruktur des Baumtyps zu schaffen, derart, daß eine vergrößerte Fläche zur Ladungsspeicherung ohne Vergrö­ ßerung der zur Verfügung stehenden Vorrichtungsoberfläche möglich ist.

Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch die in den unabhängigen Ansprüchen angegebenen Merkmale.

Gemäß einer bevorzugten Ausführungsform der Erfindung umfaßt eine Halbleiter-Speichervorrichtung ein Substrat, einen Übertragungstransistor auf dem Substrat und einen La­ dungsspeicherkondensator, der elektrisch mit einer Source-/Drain­ region des Übertragungstransistors verbunden ist. Das Verfahren weist auf: Ausbilden einer ersten isolierenden Schicht über dem Übertragungstransistor, Ausbilden einer Ätzschutzschicht über der ersten isolierenden Schicht, Aus­ bilden einer zweiten isolierenden Schicht, Ausbilden einer Stapelschicht und der zweiten isolierenden Schicht, wobei die Stapelschicht eine Ausnehmung aufweist, welche die zweite isolierende Schicht freilegt, Ausbilden einer drit­ ten isolierenden Schicht an einem Umfang der Ausnehmung, Ausbilden einer vierten isolierenden Schicht, um die Aus­ nehmung aufzufüllen, Entfernen der dritten isolierenden Schicht, der vierten isolierenden Schicht und eines Teiles der zweiten isolierenden Schicht direkt unterhalb der drit­ ten isolierenden Schicht, um eine Öffnung zu bilden, wobei die Öffnung die Ätzschutzschicht nicht freilegt, Ausbilden einer ersten leitfähigen Schicht, um die Ausnehmung und die Öffnung zu füllen, Entfernen der Stapelschicht, Ausbilden einer fünften isolierenden Schicht, Ausbilden einer zweiten leitfähigen Schicht über der fünften isolierenden Schicht, wobei die zweite leitfähige Schicht zumindest die fünfte isolierende Schicht, die erste leitfähige Schicht, die zweite isolierende Schicht, die Ätzschutzschicht und die erste isolierende Schicht durchdringt und elektrisch mit der Drainregion verbunden ist, Entfernen eines Abschnittes der zweiten leitfähigen Schicht, um eine stammartige leit­ fähige Schicht zu bilden, wobei die erste leitfähige Schicht eine zweigartige leitfähige Schicht bildet, wobei die stammartige Schicht und die zweigartige leitfähige Schicht zusammen eine Speicherelektrode des Speicherkonden­ sators bilden, Entfernen der zweiten und fünften isolieren­ den Schichten, Ausbilden einer dielektrischen Schicht auf freiliegenden Oberflächen der ersten und zweiten leitfähi­ gen Schichten und Ausbilden einer dritten leitfähigen Schicht an einer Oberfläche der dielektrischen Schicht, um eine Gegenelektrode zu bilden.

Gemäß eines Aspektes der Erfindung ist die stammartige leitfähige Schicht ein einteiliges Element und elektrisch mit der Source-/Drainregion verbunden. Der Querschnitt der stammartigen leitfähigen Schicht kann entweder T-förmig oder massiv zylinderförmig sein.

Gemäß eines weiteren Aspektes der Erfindung liegen wei­ tere Schritte nach dem Entfernen der Stapelschicht und vor dem Ausbilden der fünften isolierenden Schicht vor. Diese zusätzlichen Schritte sind: Ausbilden einer sechsten iso­ lierenden Schicht und Ausbilden einer vierten isolierenden Schicht auf der sechsten isolierenden Schicht. Demzufolge wird die zweite leitfähige Schicht so ausgebildet, daß sie die vierte leitfähige Schicht und die sechste isolierende Schicht durchtritt. Die vierte leitfähige Schicht wird auch gemustert, um Teil der zweigartigen leitfähigen Schicht zu sein. Die sechste isolierende Schicht wird dann entfernt. Der dielektrische Film wird weiter auf der vorliegenden Oberfläche der vierten leitfähigen Schicht ausgebildet.

Gemäß eines weiteren Aspektes der Erfindung wird eine chemisch/mechanische Poliertechnik oder Ätztechnik verwen­ det, um einen Teil der zweiten leitfähigen Schicht auf der fünften isolierenden Schicht zu entfernen.

Gemäß eines weiteren Aspektes der Erfindung werden die Schritte des Ausbildens der zweiten isolierenden Schicht bis zum Schritt des Entfernens der Stapelschicht zumindest einmal wiederholt, bevor die fünfte isolierende Schicht ausgebildet wird. Infolgedessen werden wenigstens zwei zweigartige leitfähige Schichten gebildet.

Gemäß einer anderen Ausführungsform der Erfindung wird ein Verfahren zur Herstellung einer Halbleiter-Speichervor­ richtung geschaffen. Die Halbleiter-Speichervorrichtung um­ faßt ein Substrat, einen Übertragungstransistor auf dem Substrat und einen Ladungsspeicherkondensator, der elek­ trisch mit einer Source-/Drainregion des Übertragungstran­ sistors verbunden ist. Das Verfahren weist auf: Ausbilden einer ersten isolierenden Schicht über dem Übertragungs­ transistor, Ausbilden einer ersten leitfähigen Schicht, welche zumindest die erste isolierende Schicht durchtritt und elektrisch mit der Source-/Drainregion verbunden ist, Ausbilden einer zweiten isolierenden Schicht, Ausbilden ei­ ner Stapelschicht mit einer Ausnehmung hierin, welche die zweite isolierende Schicht freilegt, Ausbilden einer drit­ ten isolierenden Schicht an einem Umfang der Ausnehmung, Ausbilden einer vierten isolierenden Schicht, um die Aus­ nehmung zu füllen, Entfernen der dritten und vierten iso­ lierenden Schicht und eines Teiles der zweiten isolierenden Schicht direkt unterhalb der dritten isolierenden Schicht, um eine Öffnung zu bilden, wobei die Öffnung in der zweiten isolierenden Schicht ist, jedoch die erste leitfähige Schicht nicht freilegt, Ausbilden einer zweiten leitfähigen Schicht, um die Ausnehmung und die Öffnung zu füllen, Ent­ fernen der Stapelschicht, Ausbilden einer fünften isolie­ renden Schicht, Ausbilden einer dritten leitfähigen Schicht, welche zumindest die fünfte isolierende Schicht, die zweite leitfähige Schicht und die zweite isolierende Schicht durchtritt, um elektrisch mit der ersten leitfähi­ gen Schicht in Verbindung zu sein, Mustern der ersten leit­ fähigen Schicht, um einen Teil der stammartigen leitfähigen Schicht zu bilden, wobei die ersten und dritten leitfähigen Schichten die stammartige leitfähige Schicht bilden, die zweite leitfähige Schicht eine zweigartige leitfähige Schicht bildet und die stammartige und die zweigartige leitfähige Schicht eine Speicherelektrode des Speicherkon­ densators bilden, Entfernen der zweiten und fünften isolie­ renden Schichten, Ausbilden einer dielektrischen Schicht auf freiliegenden Oberflächen der ersten, zweiten und drit­ ten leitfähigen Schichten und Ausbilden einer vierten leit­ fähigen Schicht, um eine Gegenelektrode des Speicherkonden­ sators zu bilden.

Gemäß eines weiteren Aspektes der soeben genannten Aus­ führungsform werden Schritte des Ausbildens der Ätzschutz­ schicht auf einer ersten isolierenden Schicht und Ausbilden einer siebten isolierenden Schicht auf der Ätzschutzschicht durchgeführt unmittelbar nachdem die erste isolierende Schicht ausgebildet wurde. Infolgedessen wird die erste leitfähige Schicht so ausgebildet, daß sie weiterhin die siebte isolierende Schicht und die Ätzschutzschicht durch­ dringt. Die siebte isolierende Schicht wird von der Ausbil­ dung der dielektrischen Schicht entfernt.

Weitere Einzelheiten, Aspekte und Vorteile der Erfin­ dung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsformen anhand der Zeichnung.

Es zeigt:

Fig. 1A bis 1I Querschnittsdarstellungen zur Veran­ schaulichung von Fertigungsschritten zur Herstellung einer Halbleiter-Speicherzelle mit einem Kondensator des Baumtyps gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2A bis 2E Querschnittsdarstellungen zur Veran­ schaulichung von Fertigungsschritten zur Herstellung einer Halbleiter-Speicherzelle mit einem Kondensator des Baumtyps gemäß einer zweiten Ausführungsform der Erfindung;

Fig. 3 eine Querschnittsdarstellung zur Veranschauli­ chung der Herstellung einer Halbleiter-Speicherzelle mit einem Kondensator des Baumtyps gemäß einer dritten Ausfüh­ rungsform der Erfindung;

Fig. 4A bis 4E Querschnittsdarstellungen zur Veran­ schaulichung von Fertigungsschritten zur Herstellung einer Halbleiter-Speicherzelle mit einem Kondensator des Baumtyps gemäß einer vierten Ausführungsform der Erfindung;

Fig. 5A bis 5E Querschnittsdarstellungen zur Veran­ schaulichung von Fertigungsschritten zur Herstellung einer Halbleiter-Speicherzelle mit einem Kondensator des Baumtyps gemäß einer fünften Ausführungsform der Erfindung;

Fig. 6 eine Querschnittsdarstellung zur Veranschauli­ chung der Herstellung einer Halbleiter-Speicherzelle mit einem Kondensator des Baumtyps gemäß einer sechsten Ausfüh­ rungsform der Erfindung; und

Fig. 7 schematisch den Schaltkreisaufbau einer bekann­ ten Speicherzelle in einer DRAM-Vorrichtung.

Gemäß Fig. 1A wird eine Oberfläche eines Silizium­ substrates 10 durch ein LOCOS-Verfahren (local oxidation of silicon) thermisch oxidiert und hierdurch wird ein Feldoxi­ dationsfilm 12 mit einer Dicke von beispielsweise ungefähr 3000 Å ausgebildet. Nachfolgend wird ein Gateoxidationsfilm 14 mit einer Dicke von beispielsweise ungefähr 150 Å da­ durch ausgebildet, daß das Siliziumsubstrat 10 wieder dem thermischen Oxidationsprozeß unterworfen wird. Nachfolgend wird ein Polysiliziumfilm mit einer Dicke von beispielswei­ se ungefähr 2000 Å auf der gesamten Oberfläche des Silizi­ umsubstrates 10 durch chemische Dampfabscheidung (CVD) oder chemische Niederdruck-Dampfabscheidung (LPCVD) abgeschie­ den. Um einen Polysiliziumfilm mit geringem Widerstand zu erhalten, werden geeignete Verunreinigungen, beispielsweise Phosphorionen in den Polysiliziumfilm eindiffundiert. Be­ vorzugt wird weiterhin eine Schicht aus einem hochschmel­ zenden Metall über dem Polysiliziumfilm abgeschieden, wo­ nach ein Temperprozeß durchgeführt wird, um Polycid (engl. polycide) zu bilden, so daß der Filmwiderstand weiter abge­ senkt wird. Das hochschmelzende oder schwerschmelzende Me­ tall kann Wolfram sein und seine Dicke beträgt beispiels­ weise ungefähr 2000 Å. Nachfolgend wird das Polycid mittels bekannten Photolitographie- und Ätzvorgängen einem Muster­ erzeugungs- oder Musterungsprozeß unterworfen, um Gateelek­ troden (oder Wortleitungen) WL1 bis WL4 in Form von Polysi­ lizium-Metallisierungsschichten zu bilden, wie in Fig. 1A gezeigt. Nachfolgend werden beispielsweise Arsenionen in das Siliziumsubstrat 10 mit einer Energie von ungefähr 70 KeV eindiffundiert, um eine Verunreinigungskonzentration von ungefähr 1×10¹⁵ Atome/cm² zu erhalten. Hierbei werden die Wortleitungen WL1 bis WL4 als Maskenfilme verwendet.

Hierdurch werden Drainregionen 16a und 16b und Sourceregio­ nen 18a und 18b in dem Siliziumsubstrat 10 ausgebildet.

Gemäß Fig. 1B wird in einem nachfolgenden Schritt eine isolierende Schicht 20 aus beispielsweise Borphosphorsili­ katglas (BPSG) über dem gesamten Wafer durch CVD (chemische Dampfabscheidung) mit einer Dicke von ungefähr 7000 Å abge­ schieden. Danach wird das gleiche CVD-Verfahren verwendet, um eine Ätzschutzschicht 22 aus beispielsweise Siliziumni­ trid über der isolierenden Schicht 20 mit einer Dicke von beispielsweise ungefähr 1000 Å abzuscheiden. Gemäß Fig. 1C wird eine dicke Schicht 24 aus isolierendem Material, bei­ spielsweise Siliziumdioxid durch das CVD-Verfahren über der Ätzschutzschicht 22 mit einer Dicke von beispielsweise un­ gefähr 7000 Å abgeschieden. Danach werden eine isolierende Schicht und eine Polysilizium-Opferschicht aufeinanderfol­ gend auf der isolierende Schicht 24 abgeschieden. Sodann wird ein herkömmlicher Photolithographie- und Ätzvorgang an dem Wafer durchgeführt, um ausgewählte Teile der isolieren­ den Schicht und der Polysilizium-Opferschicht zu entfernen. Der verbleibende Teil der isolierenden Schicht wird in Fig. 1C durch das Bezugszeichen 26 gekennzeichnet und der ver­ bleibende Teil der Polysilizium-Opferschicht durch das Be­ zugszeichen 28. Die isolierende Schicht 26 kann beispiels­ weise Siliziumnitrid mit einer Dicke von beispielsweise un­ gefähr 1000 Å sein und die Polysilizium-Opferschicht 28 wird mit einer Dicke von beispielsweise ungefähr 1000 Å ab­ geschieden. Die isolierende Schicht 26 und die Polysili­ zium-Opferschicht 28 bilden in Kombination eine Stapel­ struktur mit einer vertikalen Ausnehmung 30. Die Ausnehmung 30 fluchtet im wesentlichen mit der darunter liegenden Drainregion 16.

Gemäß Fig. 1D werden in einem nachfolgenden Schritt Si­ liziumdioxid-Abstandshalter 32 an den Seitenwänden der Sta­ pelstruktur 26 ausgebildet. Die Siliziumdioxid-Abstandshal­ ter 32 werden zunächst durch Abscheidung einer Schicht Si­ liziumdioxid mit einer Dicke von beispielsweise ungefähr 1000 Å und dann durch Zurückätzen dieser Siliziumdioxid­ schicht gebildet. Eine Schicht 34 aus isolierendem Materi­ al, beispielsweise Siliziumnitrid, wird dann über dem Wafer durch CVD mit einer Dicke von beispielsweise ungefähr 2000 Å abgeschieden. Die isolierende Schicht 34 füllt die Aus­ nehmung 30 im wesentlichen aus. Chemisch/mechanisches Po­ lieren (CMP) wird dann an der oberen Oberfläche des Wafers durchgeführt, um einen Teil der isolierenden Schicht wegzu­ polieren, bis zumindest die obere Oberfläche der Stapel­ struktur (26, 28) freiliegt.

Gemäß Fig. 1E werden danach die Stapelstruktur (26, 28) und die isolierende Schicht 34 zusammen als Ätzmaske ver­ wendet, während der Wafer geätzt wird, um die Siliziumdi­ oxid-Abstandshalter 32 zu entfernen. Nachdem diese Ab­ standshalter 32 vollständig entfernt wurden, wird mit dem Ätzvorgang fortgefahren, wobei die Stapelstruktur (26, 28) und die isolierende Schicht 34 nach wie vor als Ätzmaske verwendet werden, um die Abschnitte der isolierenden Schicht 24 wegzuätzen, die direkt unterhalb der Positionen liegen, wo die Siliziumdioxid-Abstandshalter 32 ursprüng­ lich waren. Der Ätzvorgang wird gesteuert, um eine be­ stimmte Tiefe zu erreichen, so daß Ausnehmungen 36 in der isolierenden Schicht 24 gebildet werden. Es sei festzuhal­ ten, daß die Tiefe der Ausnehmungen 36 beliebig einstellbar ist, die Bodenflächen der Ausnehmungen 36 sollten jedoch einen bestimmten Abstand von der oberen Oberfläche der Ätz­ schutzschicht 22 haben. Nachfolgend wird unter Verwendung der Polysilizium-Opferschicht 28 als Ätzmaske der Wafer ge­ ätzt, um die isolierende Schicht 34 zu entfernen.

Gemäß Fig. 1F wird dann eine Polysiliziumschicht 38 über der Stapelstruktur (26, 28) und der isolierenden Schicht 24 mit einer Dicke von beispielsweise ungefähr 1000 Å abgeschieden, wobei diese Schicht die Ausnehmungen 36 im wesentlichen ausfüllt. In die Polysiliziumschicht 38 können beispielsweise Arsenionen eindiffundiert werden, um die Leitfähigkeit zu erhöhen. Sodann wird CMP an dem Wafer durchgeführt, bis zumindest die obere Oberfläche der iso­ lierenden Schicht 26 freiliegt. Der verbleibende Teil der Polysiliziumschicht wird in Fig. 1F mit dem Bezugszeichen 38 gekennzeichnet. Das Polieren entfernt auch die Polysili­ zium-Opferschicht 28. Sodann wird unter Verwendung der Po­ lysiliziumschicht 38 und der isolierenden Schicht 24 als Ätzschutzmaske ein Naßätzen an dem Wafer durchgeführt, um die isolierende Schicht 26 zu entfernen. Die gesamte Sta­ pelstruktur wird hierdurch entfernt. Eine isolierende Schicht 40 aus beispielsweise Siliziumdioxid wird dann an dem Wafer mittels CVD mit einer Dicke von beispielsweise ungefähr 2000 Å abgeschieden.

Gemäß Fig. 1G wird in einem nachfolgenden Schritt ein herkömmlicher Photolithographie und Ätzvorgang durchge­ führt, um ein Speicherelektroden-Kontaktloch 42 durch die isolierende Schicht 40, die Polysiliziumschicht 38, die isolierende Schicht 24, die Ätzschutzschicht 22, die iso­ lierende Schicht 20 und die Gateoxidschicht 14 zu der Ober­ fläche der Drainregion 16 zu bilden. Eine Polysilizium­ schicht 44 wird dann durch CVD abgeschieden, um das Spei­ cherelektroden-Kontaktloch 42 aufzufüllen und die obere Oberfläche der isolierenden Schicht 40 abzudecken.

Gemäß Fig. 1A wird dann ein herkömmlicher Photolitho­ graphie- und Ätzvorgang durchgeführt, um die Speicherelek­ trode für den Datenspeicherkondensator der DRAM-Zelle zu definieren, welche herzustellen ist. Sodann wird unter Ver­ wendung der Ätzschutzschicht 22 als Ätzendpunkt Naßätzen an dem Wafer durchgeführt, um sowohl die isolierende Schicht 40 als auch die isolierende Schicht 24 vollständig zu ent­ fernen. Die Herstellung der Speicherelektrode für den Da­ tenspeicherkondensator in der DRAM-Zelle ist hiermit abge­ schlossen. Wie in der Zeichnung dargestellt, umfaßt die Speicherelektrode eine stammartige Polysiliziumschicht 44 mit im wesentlichen T-förmigem Querschnitt, sowie eine zweigartige Polysiliziumschicht 38 mit im wesentlichen L-för­ migem Querschnitt. Die stammartige Polysiliziumschicht 44A weist eine Wurzel 44B (Bodenende) auf, die elektrisch mit der Drainregion 16 des Übertragungstransistors in der DRAM-Zelle verbunden ist. Die L-förmigen zweigartigen Poly­ siliziumschichtabschnitte 38 zweigen seitlich von dem auf­ rechten Abschnitt 44A ab (senkrecht zu dem aufrechten Ab­ schnitt 44C der T-förmigen, stammartigen Polysilizium­ schicht 44A) und verlaufen dann nach unten in Richtung des Substrates 10. Aufgrund dieser besonderen Formgebung wird die erfindungsgemäße Speicherelektrode gemäß der ersten Ausführungsform als "Speicherelektrode des Baumtyps" be­ zeichnet und ein hiermit ausgestatteter Datenspeicherkon­ densator als "Kondensator des Baumtyps".

Gemäß Fig. 2I wird in einem nachfolgenden Schritt eine dielektrische Schicht 46 als beispielsweise Siliziumdioxid, Siliziumnitrid, NO (Siliziumnitrid/Siliziumdioxid), ONO (Siliziumdioxid/Siliziumnitrid/Siliziumdioxid) oder der­ gleichen über den freiliegenden Oberflächen sowohl der stammartigen Polysiliziumschicht 44a und den zweigartigen Polysiliziumschichtabschnitten 38 ausgebildet. Um die Her­ stellung des Kondensator des Baumtyps zu beenden, wird eine Schicht 48 aus Polysilizium, die als Gegenelektrode zu der Speicherelektrode (44A, 38) dient, über der dielektrischen Schicht 46 ausgebildet. Die Ausbildung der Gegenelektrode 48 umfaßt einen ersten Schritt der Abscheidung des Polysi­ liziums durch CVD mit einer Dicke von beispielsweise unge­ fähr 1000 Å, einen zweiten Schritt des Eindiffundierens von Verunreinigungen des N-Typs in das Polysilizium, um die Leitfähigkeit zu erhöhen und einen abschließenden Schritt des Durchführens herkömmlicher Photolithographie- und Ätz­ vorgänge an dem Polysilizium, um die gewünschte Gegenelek­ trode 48 zu bilden.

Zur endgültigen Herstellung der DRAM-Zelle umfassen die nachfolgenden Schritte noch die Herstellung von Bitleitun­ gen, Kontaktkissen, Zwischenverbindungen, Passivierungen und das Verpacken (Eingießen). Diese Schritte verwenden je­ doch herkömmliche Techniken, welche mit dem Gegenstand der vorliegenden Erfindung nichts unmittelbar zu tun haben, so daß eine ausführliche Beschreibung hiervon entfällt.

In der voranstehenden ersten Ausführungsform umfaßt je­ de Speicherelektrode nur eine L-förmige zweigartige leitfä­ hige Schicht mit zwei Abschnitten. Die Erfindung ist jedoch nicht auf die Anwendung von nur einem Satz von L-förmigen zweigartigen leitfähigen Schichtabschnitten beschränkt. Zwei oder mehr Sätze von L-förmigen zweigartigen leitfähi­ gen Schichtabschnitten können verwendet werden. Die zweite Ausführungsform befaßt sich mit einer Halbleiter-Speicher­ vorrichtung, bei der die hierin enthaltene Speicherelek­ trode zwei L-förmige zweigartige leitfähige Schichten hat.

Die Fig. 2A bis 2E sind Schnittdarstellungen zur Er­ läuterung dieser zweiten Ausführungsform der erfindungsge­ mäßen Halbleiter-Speichervorrichtung, wobei diese Vorrich­ tung eine Kondensator-Speicherelektrode des Baumtyps mit zwei Sätzen von L-förmigen Zweigen beinhaltet. Der Konden­ sator gemäß dieser zweiten Ausführungsform basiert auf der Struktur von Fig. 1F. Elemente in den Fig. 2A bis 2E, die im Aufbau und Zweck identisch zu denjenigen von Fig. 1F sind, sind mit den gleichen Bezugszeichen versehen.

Gemäß Fig. 2A zusammen mit Fig. 1F wird nach Herstel­ lung der Struktur von Fig. 1F eine isolierende Schicht und eine Polysilizium-Opferschicht aufeinanderfolgend über der isolierenden Schicht 40 abgeschieden. Dann wird ein her­ kömmlicher Photolithographie- und Ätzprozeß durchgeführt, um ausgewählte Teile sowohl der isolierenden Schicht als auch der Opferschicht zu entfernen. Der verbleibende Teil der isolierenden Schicht ist mit dem Bezugszeichen 50 ver­ sehen und der verbleibende Teil der Polysilizium-Opfer­ schicht ist mit dem Bezugszeichen 52 gekennzeichnet. Die isolierende Schicht 50 kann beispielsweise aus Siliziumni­ trid sein, das mit einer Dicke von beispielsweise ungefähr 1000 Å abgeschieden wird und die Polysilizium-Opferschicht 52 wird mit einer Dicke von beispielsweise ungefähr 1000 Å abgeschieden. Die isolierende Schicht 50 und die Opfer­ schicht 52 bilden zusammen eine Stapelstruktur (50, 52) mit einer Ausnehmung 54 darin. Die Ausnehmung 54 ist in ihrer Breite größer als die Ausnehmung 30, die in den vorherigen Schritten von Fig. 1C gebildet wurde und fluchtet vertikal im wesentlichen mit der Drainregion 16.

In einem folgenden Schritt werden gemäß Fig. 2B Silizi­ umdioxid-Abstandshalter 56 an den Seitenwänden der Stapel­ struktur (50, 52) ausgebildet. Hierbei werden die Silizi­ umdioxid-Abstandshalter 56 dadurch gebildet, daß zunächst eine Schicht aus Siliziumdioxid mit einer Dicke von bei­ spielsweise ungefähr 1000 Å abgeschieden wird, wonach dann diese Schicht zurückgeätzt wird. Eine isolierende Schicht 58 wird dann beispielsweise durch Abscheiden von Silizium­ nitrid an dem Wafer mittels CVD mit einer Dicke von bei­ spielsweise ungefähr 2000 Å ausgebildet. Die isolierende Schicht 58 füllt die Ausnehmung 54 im wesentlichen aus. Da­ nach wird die obere Oberfläche des Wafers einem CMP-Verfah­ ren unterworfen, um einen Teil der isolierenden Schicht 58 wegzupolieren, bis zumindest die obere Oberfläche der Sta­ pelstruktur (50, 52) freiliegt.

Unter Verwendung der Stapelstruktur (50, 52) und der isolierenden Schicht 58 als Ätzmaske wird dann gemäß Fig. 2C der Wafer geätzt, um die Siliziumdioxid-Abstandshalter 56 zu entfernen. Nachdem die Siliziumdioxid-Abstandshalter 56 vollständig entfernt wurden, wird mit dem Ätzen fortge­ fahren, wobei weiterhin die Stapelstruktur und die isolie­ rende Schicht zusammen als Ätzmaske verwendet werden, um Teile der isolierenden Schicht 58 wegzuätzen, die direkt unterhalb der Stellen liegen, wo die Siliziumdioxid-Ab­ standshalter 56 ursprünglich waren. Die Ätzung wird auf ei­ ne bestimmte Tiefe gesteuert, um Ausnehmungen 60 in der isolierenden Schicht 58 zu bilden. Es sei festzuhalten, daß die Tiefe der Ausnehmungen 60 beliebig eingestellt werden kann, die Bodenfläche der Ausnehmungen 60 jedoch einen be­ stimmten Abstand zu der oberen Oberfläche der Ätzschutz­ schicht 22 haben sollte. Nachdem die Ausnehmungen 60 voll ausgeformt worden sind, wird der Wafer weiter geätzt, um die isolierende Schicht 58 zu entfernen, wobei die Polysi­ lizium-Opferschicht 52 als Ätzmaske verwendet wird.

Gemäß Fig. 2D wird in einem nachfolgenden Schritt eine Polysilizium-Schicht über sowohl der Stapelstruktur (50, 52) als auch der isolierenden Schicht 40 mit einer Dicke von beispielsweise ungefähr 1000 Å abgeschieden, welche die Ausnehmung 60 im wesentlichen füllt. Die Polysilizium­ schicht kann mit Arsenionen oder dergleichen versehen wer­ den, um die Leitfähigkeit zu erhöhen. Danach wird CMP durchgeführt, bis zumindest die obere Oberfläche der iso­ lierenden Schicht 50 freiliegt. Der verbleibende Teil der Polysiliziumschicht ist in Fig. 2D durch das Bezugszeichen 62 gekennzeichnet. Während dieses Vorganges wird auch die Polysilizium-Opferschicht 52 entfernt. Sodann wird unter Verwendung der Polysiliziumschicht 62 und der isolierenden Schicht 40 als Ätzschutzmaske Naßätzen an dem Wafer durch­ geführt, um die isolierende Schicht 50 zu entfernen. Die gesamte Stapelstruktur (50, 52) wird hierdurch entfernt. Sodann wird eine isolierende Schicht 64 aus beispielsweise Siliziumdioxid mittels CVD mit einer Dicke von beispiels­ weise ungefähr 2000 Å abgeschieden. Gemäß Fig. 2E wird dann ein herkömmlicher Photolithographie- und Ätzprozeß durchge­ führt, um ein Speicherelektroden-Kontaktloch 66 durch die isolierende Schicht 64, die Polysiliziumschicht 62, die isolierende Schicht 40, die Polysiliziumschicht 38, die isolierende Schicht 24, die Ätzschutzschicht 22, die iso­ lierende Schicht 20 und die Gateoxidschicht 14 auszubilden, welches bis zur oberen Oberfläche der Drainregion 16 reicht. Sodann wird eine Polysiliziumschicht 68 durch CVD über die isolierende Schicht 64 abgeschieden, um das Spei­ cherelektroden-Kontaktloch 66 zu füllen und die obere Ober­ fläche der isolierenden Schicht 64 abzudecken. Nachfolgend wird ein weiterer herkömmlicher Photolithographie- und Ätz­ vorgang an dem Wafer durchgeführt, um den Ort zu definie­ ren, wo die Speicherelektrode für den Datenspeicherkonden­ sator der DRAM-Zelle auszubilden ist. Sodann wird unter Verwendung der Ätzschutzschicht 22 als Ätzendpunkt ein Naßätzvorgang an dem Wafer durchgeführt, um die isolieren­ den Schichten 64, 40 und 24 aus Siliziumdioxid vollständig zu entfernen. Die Herstellung der Speicherelektrode für den Datenspeicherkondensator der DRAM-Zelle ist hierdurch abge­ schlossen.

Gemäß Fig. 2E umfaßt die Speicherelektrode eine stamm­ artige Polysiliziumschicht 68 mit im wesentlichen T-förmi­ gem Querschnitt und zwei zweigartige Polysiliziumschichten 62 und 38, welche jeweils im Querschnitt im wesentlichen L-för­ mig sind. Die stammartige Polysiliziumschicht 68 weist eine Wurzel 68B (Bodenende) auf, die elektrisch mit der Drainregion 16 des Übertragungstransistors der DRAM-Zelle verbunden ist. Zwei Sätze von L-förmigen zweigartigen Poly­ siliziumschichten 62 und 38 verzweigen jeweils seitlich (horizontal, das heißt parallel zur Substratoberfläche) von dem oberen Abschnitt 68A der T-förmigen stammartigen Poly­ siliziumschicht 68 und sodann nach unten. Die nachfolgenden Schritte sind herkömmliche oder bereits beschriebene Schritte, welche hier nicht nochmals wiederholt werden.

In den voranstehenden ersten und zweiten Ausführungs­ formen weist jeder Kondensator des Baumtyps einen stammar­ tigen Abschnitt auf, der im Querschnitt im wesentlichen T-för­ mig ist. Die Erfindung ist jedoch nicht auf die Ausge­ staltung des stammartigen Abschnittes mit einer derartigen Querschnittsform beschränkt. Die stammartige leitfähige Schicht kann auch als aufrechtstehende Säule ausgestaltet werden, wie nachfolgend beschrieben wird.

Fig. 3 zeigt den Aufbau einer dritten Ausführungsform der Erfindung mit einem Kondensator des Baumtyps, der eine säulenförmige stammartige leitfähige Schicht hat. Der Kon­ densator des Baumtyps gemäß dieser Ausführungsform basiert auf der Struktur von Fig. 1G. Elemente in Fig. 3, die iden­ tisch in Struktur und Zweck zu denjenigen von Fig. 1G sind, sind mit gleichen Bezugszeichen versehen.

Gemäß Fig. 3 in Zusammenschau mit Fig. 1G wird nach Vervollständigung der Struktur von Fig. 1G ein CMP-Verfah­ ren an dem Wafer durchgeführt, um den horizontalen Ab­ schnitt 44A der Polysiliziumschicht 44 wegzupolieren, bis zumindest die obere Oberfläche der isolierenden Schicht 40 freiliegt, wodurch nur der aufrechtstehende Abschnitt 44C der Polysiliziumschicht 44, der im wesentlichen säulenför­ mig ist, verbleibt. Naßätzen wird dann unter Verwendung der Ätzschutzschicht 22 als Ätzendpunkt durchgeführt, um die Siliziumdioxid-Schichten 40 und 24 vollständig zu entfer­ nen. Dies schließt die Herstellung der Speicherelektrode für den Datenspeicherkondensator gemäß dieser Ausführungs­ form ab. Wie in Fig. 3 gezeigt, umfaßt die Speicherelek­ trode die stammartige Polysiliziumschicht 44C, die im we­ sentlichen säulenförmig ist und eine zweigartige Polysili­ ziumschicht 38 mit zwei im wesentlichen L-förmigen Ab­ schnitten. Die säulenförmige stammartige Polysilizium­ schicht 44C ist mit ihrer Wurzel 44B (Bodenende) elektrisch mit der Drainregion 16 des Übertragungstransistors der DRAM-Zelle verbunden. Die L-förmigen zweigartigen Polysili­ ziumschichten 38 verzweigen seitlich (senkrecht zu der stammartigen Schicht 44C) und parallel zur oberen Oberflä­ che des Substrates 10) von der Polysiliziumschicht 44c und verlaufen dann nach unten auf das Substrat 10 zu. Die nach­ folgenden Schritte zur Vervollständigung der DRAM-Zelle sind bekannt, so daß sie nicht im Detail beschrieben wer­ den.

In dieser dritten Ausführungsform wird die säulenför­ mige stammartige leitfähige Schicht 44C unter Verwendung einer CMP-Technik gebildet. Sie kann jedoch auch durch Zu­ rückätzen zur Entfernung des horizontalen Abschnittes 44a der Polysiliziumschicht 44 von Fig. 1G hergestellt werden, wobei der aufrechte Abschnitt 44C verbleibt. Eine andere Alternative ist, die säulenförmige stammartige leitfähige Schicht 44C dadurch zu bilden, daß epitaxial eine Polysili­ ziumschicht in dem Speicherelektroden-Kontaktloch 42 aufge­ wachsen wird. Die gewachsene epitaxiale Polysiliziumschicht dient dann als säulenförmige stammartige leitfähige Schicht 44C.

In den voranstehenden ersten bis dritten Ausführungs­ formen ist der stammartige Abschnitt einer jeden Speicher­ elektrode ein einstückiges Element und jede zweigartige leitfähige Schicht ist im Querschnitt mit zwei L-förmigen Abschnitten oder Abzweigungen von dem obersten Abschnitt der stammartigen leitfähigen Schicht ausgebildet.

Die Erfindung ist nicht auf eine derartige Struktur be­ schränkt. Eine vierte Ausführungsform der vorliegenden Er­ findung befaßt sich mit einer Speicherelektrode mit einer stammartigen leitfähigen Schicht die aus zwei oder mehr stammartigen Segmenten besteht und einer zweigartigen leit­ fähigen Schicht mit zwei Abzweigungen, wobei eine Abzwei­ gung im Querschnitt im wesentlichen L-förmig ist (aus einem horizontalen und einem vertikalen Segment gebildet) und die andere Abzweigung nur aus einem horizontalen Segment be­ steht.

Die Fig. 4A bis 4E sind jeweils Querschnittsdarstel­ lungen, welche den Aufbau dieser vierten Ausführungsform näher erläutern. Der Kondensator des Baumtyps gemäß der vierten Ausführungsform basiert auf der Struktur von Fig. 1B. Elemente in den Fig. 4A bis 4E, welche in Aufbau und Zweck im wesentlichen identisch zu denjenigen von Fig. 1B sind, sind mit gleichen Bezugszeichen versehen.

Gemäß Fig. 4A zusammen mit Fig. 1B wird nach Herstel­ lung der Struktur von Fig. 1B ein herkömmlicher Photolitho­ graphie- und Ätzvorgang durchgeführt, um ein Speicherelek­ troden-Kontaktloch 70 zu bilden, das sich durch die Ätz­ schutzschicht 22, die isolierende Schicht 20 und die Gate­ oxidationsschicht 14 zur oberen Oberfläche der Drainregion 16 erstreckt. Sodann wird eine Polysiliziumschicht 72 durch CVD abgeschieden. Die Polysiliziumschicht 72 kann mit Ar­ senionen oder dergleichen versehen werden, um ihre Leitfä­ higkeit zu erhöhen. Wie in Fig. 4A gezeigt, füllt die Poly­ siliziumschicht 72 das Speicherelektroden-Kontaktloch 70 und deckt auch die obere Oberfläche der Ätzschutzschicht 22 ab. Nachfolgend wird eine dicke isolierende Schicht 74 aus bei­ spielsweise Siliziumdioxid über der Polysiliziumschicht 72 mit einer Dicke von beispielsweise ungefähr 7000 Å ausge­ bildet. Danach werden eine isolierende Schicht und eine Po­ lysilizium-Opferschicht aufeinanderfolgend auf der isolie­ renden Schicht 74 durch CVD abgeschieden. Herkömmliche Pho­ tolithographie- und Ätzvorgänge werden dann durchgeführt, um ausgewählte Teile der isolierenden Schicht und der Op­ ferschicht zu entfernen. Der verbleibende Teil der isolie­ renden Schicht ist in Fig. 4A mit dem Bezugszeichen 76 ge­ kennzeichnet und der verbleibende Teil der Opferschicht durch das Bezugszeichen 78. Die isolierende Schicht 76 kann durch Abscheiden von beispielsweise Siliziumnitrid mit ei­ ner Dicke von beispielsweise ungefähr 1000 Å gebildet wer­ den und die Polysilizium-Opferschicht 78 wird mit einer Dicke von beispielsweise ungefähr 1000 Å abgeschieden. Die isolierende Schicht 76 und die Polysilizium-Opferschicht 78 bilden in Kombination eine Stapelstruktur (76, 78) mit ei­ ner Ausnehmung 80 darin. Die Ausnehmung 80 fluchtet im we­ sentlichen vertikal mit einer Seite (linke Seite von Fig. 4A) der Drainregion 16.

Gemäß Fig. 4B werden dann Siliziumdioxid-Abstandshalter 82 an den Seitenwänden der Stapelstruktur (76, 78) gebil­ det. In dieser Ausführungsform werden die Siliziumdioxid- Abstandshalter 82 dadurch gebildet, daß zunächst eine Schicht aus Siliziumdioxid mit einer Dicke von beispiels­ weise 1000 Å abgeschieden und dann zurückgeätzt wird. So­ dann wird eine isolierende Schicht 84 aus beispielsweise Siliziumnitrid über dem Wafer durch CVD mit einer Dicke von beispielsweise ungefähr 2000 Å abgeschieden. Die isolie­ rende Schicht 84 füllt die Ausnehmung 80 im wesentlichen aus. Sodann wird an der isolierenden Schicht 84 CMP durch­ geführt, bis zumindest die obere Oberfläche der Stapel­ struktur (76, 78) freiliegt.

Gemäß Fig. 4C wird unter Verwendung der Stapelstruktur und der isolierenden Schicht 84 als Ätzmaske der Wafer ge­ ätzt, um die Siliziumdioxid-Abstandshalter 82 zu entfernen. Nachdem die Abstandshalter 82 vollständig entfernt wurden, wird mit dem Ätzen fortgefahren, wobei die Stapelstruktur (76, 87) und die isolierende Schicht 84 zusammen nach wie vor als Ätzmaske verwendet werden, um Abschnitte der iso­ lierenden Schicht 74 wegzuätzen, die direkt unterhalb der Positionen liegen, wo die Abstandshalter 82. ursprünglich waren. Das Ätzen wird gesteuert, um Ausnehmungen 86 einer bestimmten Tiefe in der isolierenden Schicht 74 zu erhal­ ten. Es sei festzuhalten, daß die Tiefe der Ausnehmungen 86 beliebig eingestellt werden kann, jedoch die Bodenfläche der Ausnehmungen 86 einen bestimmten Abstand zu der oberen Oberfläche der Polysiliziumschicht 72 haben sollte. Nach­ folgend wird unter Verwendung der Polysilizium-Opferschicht 78 als Ätzmaske ein Ätzvorgang an dem Wafer durchgeführt, um die isolierende Schicht 84 zu entfernen. Nachfolgend wird eine Polysiliziumschicht über sowohl der Stapelstruk­ tur und der isolierenden Schicht 74 mit einer Dicke von beispielsweise ungefähr 1000 Å abgeschieden, welche die Ausnehmungen 86 und 80 im wesentlichen füllt. In die Poly­ siliziumschicht können beispielsweise Arsenionen eindiffun­ diert werden, um die Leitfähigkeit zu erhöhen. Sodann wird CMP durchgeführt, bis zumindest die obere Oberfläche der isolierenden Schicht 76 freiliegt. Der verbleibende Teil der Polysiliziumschicht ist mit dem Bezugszeichen 88 in Fig. 4C gekennzeichnet. Durch diesen Vorgang wird auch die Polysilizium-Opferschicht 78 entfernt.

Gemäß Fig. 4D wird unter Verwendung der Polysilizium­ schicht 88 und der isolierenden Schicht 74 als Ätzschutz­ maske ein Naßätzen durchgeführt, um die isolierende Schicht 76 zu entfernen. Durch diesen Vorgang wird die gesamte Sta­ pelstruktur (76, 78) entfernt. Eine isolierende Schicht 90 aus beispielsweise Siliziumdioxid wird dann durch CVD mit einer Dicke von beispielsweise ungefähr 2000 Å abgeschie­ den. Ein herkömmlicher Photolithographie und Ätzvorgang wird dann an dem Wafer durchgeführt, um aufeinanderfolgend ausgewählte Teile der isolierenden Schicht 90, der Polysi­ liziumschicht 88 und der isolierenden Schicht 74 wegzuät­ zen, bis die obere Oberfläche der Polysiliziumschicht 72 freiliegt, wodurch ein Loch 92 gebildet wird und die Poly­ siliziumschicht 88 in linke und rechte L-förmige Zweige (Abzweigungen) 88A und 88B unterteilt wird. Nachfolgend wird in dem Loch 92 eine feste säulenförmige Polysilizium­ schicht 94 beispielsweise epitaxial oder durch Abscheidung und einen Ätzprozeß ausgebildet.

Gemäß Fig. 4E wird ein weiterer herkömmlicher Photoli­ thographie- und Ätzvorgang danach an dem Wafer durchge­ führt, um selektive Abschnitte der Polysiliziumschichten 88 und 72 zu entfernen, so daß eine Speicherelektrode für den Datenspeicherkondensator der DRAM-Zelle definiert wird. Durch diesen Vorgang wird das vertikale Segment 88B2 des linken L-förmigen Zweiges 88B der Polysiliziumschicht 88 entfernt, so daß nur das horizontale Segment 88B1 als Ab­ zweig verbleibt. Sodann wird unter Verwendung der Ätz­ schutzschicht 22 als Endpunkt der Wafer naßgeätzt, um die Siliziumdioxid-Isolationsschichten 90 und 74 zu entfernen. Die Herstellung der Speicherelektrode für den Datenspei­ cherkondensator der DRAM-Zelle ist hiermit abgeschlossen. Wie in der Zeichnung gezeigt, umfaßt die Speicherelektrode eine untere stammartige leitfähige Schicht 72A, eine obere stammartige Polysiliziumschicht 94, die sich von der unte­ ren stammartigen leitfähigen Schicht 72a wegerstreckt und eine zweigartige leitfähige Schicht bestehend aus einem er­ sten Abzweig 88A auf der rechten Seite mit im wesentlichen L-förmigem Querschnitt und einem zweiten Abzweig 88B1 auf der linken Seite, der nur ein horizontales Segment auf­ weist. Die untere stammartige leitfähige Schicht 72A ist im Querschnitt im wesentlichen T-förmig und hat eine Wurzel 72B (Bodenende), die elektrisch mit der Drainregion 16 des Übertragungstransistors der DRAM-Zelle verbunden ist. Die obere stammartige Polysiliziumschicht 94 ist im wesentli­ chen säulenförmig, und erstreckt sich von der oberen Ober­ fläche 72C der unteren stammartigen leitfähigen Schicht 72 aus nach oben. Die zweigartige Polysiliziumschicht (88A, 88B1) verzweigt seitlich von der oberen stammartigen Poly­ siliziumschicht 94, das heißt horizontal und im wesentli­ chen senkrecht zu der Schicht 94.

Im Gegensatz zu den vorangegangenen vier Ausführungs­ beispielen hat die nachfolgende fünfte Ausführungsform ei­ nen Kondensator des Baumtyps mit einer Speicherelektrode mit L-förmigen zweigartigen leitfähigen Schichten zusammen mit horizontal verlängerten zweigartigen leitfähigen Schichten zum Inhalt.

Weiterhin berührt in den voranstehenden vier Ausfüh­ rungsformen der horizontale Abschnitt der unteren stammar­ tigen leitfähigen Schicht 72a die darunter liegende Ätz­ schutzschicht 22. Die Erfindung ist nicht hierauf be­ schränkt. Die Bodenoberfläche des horizontalen Abschnittes der unteren stammartigen leitfähigen Schicht 72A kann von der darunter liegenden Ätzschutzschicht 22 um einen be­ stimmten Betrag beabstandet sein, um den Oberflächenbereich der Speicherelektrode weiter zu erhöhen.

Die Fig. 5A bis 5E sind Schnittdarstellungen des Aufbaus einer fünften bevorzugten Ausführungsform der Er­ findung, welche zunächst auf dem Kondensator des Baumtyps gemäß der Struktur von Fig. 1B basiert. Elemente in den Fig. 5A bis 5E, welche im wesentlichen identisch zu denje­ nigen von Fig. 1B sind, sind mit dem gleichen Bezugszeichen versehen.

Gemäß Fig. 5A zusammen mit Fig. 1B wird nach Herstel­ lung der Struktur von Fig. 1B eine isolierende Schicht 96 beispielsweise durch Abscheiden von Siliziumdioxid durch CVD über der Ätzschutzschicht 22 mit einer Dicke von bei­ spielsweise ungefähr 1000 Å ausgebildet. Ein herkömmlicher Photolithographie und Ätzvorgang wird dann an dem Wafer durchgeführt, um ein Speicherelektroden-Kontaktloch 98 durch die isolierende Schicht 96, die Ätzschutzschicht 92, die isolierende Schicht 20 und die Gateoxidschicht 14 bis zur Oberseite der Drainregion 16 zu bilden. Sodann wird ei­ ne Polysiliziumschicht 100 mittels CVD über der isolieren­ den Schicht 96 abgeschieden. In die Polysiliziumschicht 100 können beispielsweise Arsenionen eindiffundiert werden, um die Leitfähigkeit zu erhöhen. Die Polysiliziumschicht 100 füllt das Speicherelektroden-Kontaktloch 98 und deckt die obere Oberfläche der isolierenden Schicht 96 ab. Sodann wird eine dicke isolierende Schicht 102 aus beispielsweise Siliziumdioxid über der Polysiliziumschicht 100 mit einer Dicke von beispielsweise 7000 Å abgeschieden. Sodann wird eine isolierende Schicht und wird eine Polysilizium-Opfer­ schicht aufeinanderfolgend über der isolierenden Schicht 102 abgeschieden. Sodann werden herkömmliche Photolithogra­ phie- und Ätzvorgänge durchgeführt, um ausgewählte Teile der isolierenden Schicht und der Opferschicht zu entfernen.

Der verbleibende Teil der isolierenden Schicht ist in Fig. 5A mit dem Bezugszeichen 104 gekennzeichnet und der ver­ bleibende Teil der Polysilizium-Opferschicht ist mit dem Bezugszeichen 106 gekennzeichnet. Die isolierende Schicht 104 kann eine Schicht aus Siliziumnitrid mit einer Dicke von beispielsweise ungefähr 1000 Å sein und die Opfer­ schicht 106 wird mit einer Dicke von beispielsweise unge­ fähr 1000 Å abgeschieden. Die isolierende Schicht 104 und die Polysilizium-Opferschicht 106 bilden in Kombination ei­ ne Stapelstruktur (104, 106) mit einer Ausnehmung 108 darin. Die Ausnehmung 108 fluchtet im wesentlichen vertikal mit der Drainregion 16.

Gemäß Fig. 5B werden Siliziumdioxid-Abstandshalter 110 dann an den Seitenwänden der Stapelstruktur (104, 106) aus­ gebildet. In dieser Ausführungsform werden die Siliziumdi­ oxid-Abstandshalter 110 dadurch gebildet, daß zunächst eine Schicht aus Siliziumdioxid mit einer Dicke von beispiels­ weise ungefähr 1000 Å abgeschieden wird, wonach dann diese Schicht zurückgeätzt wird. Eine isolierende Schicht 112 aus beispielsweise Siliziumnitrid wird dann durch CVD mit einer Dicke von beispielsweise ungefähr 2000 Å abgeschieden. Diese isolierende Schicht 102 füllt die Ausnehmung 108 im wesentlichen aus. Sodann wird CMP an der Oberfläche des Wa­ fers durchgeführt, um Teile der isolierenden Schicht 112 wegzupolieren, bis zumindest die obere Oberfläche der Sta­ pelstruktur (104, 106) freiliegt.

Gemäß Fig. 5C wird unter Verwendung der Stapelstruktur und der isolierenden Schicht 112 als Ätzmaske Ätzen durch­ geführt, die Siliziumdioxid-Abstandshalter 110 zu entfer­ nen. Nachdem die Siliziumdioxid-Abstandshalter 110 voll­ ständig entfernt wurden, wird mit dem Ätzprozeß fortgefah­ ren, wobei die Stapelstruktur (104, 106) und die isolie­ rende Schicht 112 nach wie vor zusammen als Ätzmaske ver­ wendet werden, um die Teile der isolierenden Schicht 102 wegzuätzen, die direkt unterhalb der Positionen liegen, wo die Siliziumdioxid-Abstandshalter 110 ursprünglich waren. Das Ätzen wird auf eine bestimmte Tiefe gesteuert, um Aus­ nehmungen 114 in der isolierenden Schicht 102 zu bilden. Es sei festzuhalten, daß die Tiefe der Ausnehmungen 114 belie­ big eingestellt werden kann, die Bodenfläche der Ausnehmun­ gen 114 jedoch von der oberen Oberfläche der Polysilizium­ schicht 100 einen bestimmten Abstand haben sollte. Sodann wird unter Verwendung der Polysilizium-Opferschicht 106 als Ätzmaske Ätzen durchgeführt, um die isolierende Schicht 112 zu entfernen. Nachfolgend wird eine Polysiliziumschicht über der Stapelstruktur (104, 106) und der isolierenden Schicht 102 mit einer Dicke von beispielsweise ungefähr 1000 Å abgeschieden, welche die Ausnehmungen 114 und 108 im wesentlichen füllt. In die Polysiliziumschicht können bei­ spielsweise Arsenionen eindiffundiert werden, um die Leit­ fähigkeit zu erhöhen. Sodann wird an der Polysilizium­ schicht CMP durchgeführt, bis zumindest die obere Oberflä­ che der isolierenden Schicht 104 freiliegt. Der verblei­ bende Teil der Polysiliziumschicht ist mit dem Bezugszei­ chen 116 in Fig. 5C gekennzeichnet. Durch diesen Vorgang wurde auch die Polysilizium-Opferschicht 106 vollständig entfernt.

Gemäß Fig. 5D wird unter Verwendung der Polysilizium­ schicht 116 und der isolierenden Schicht 102 als Ätzschutz­ maske der Wafer nun naßgeätzt, um die isolierende Schicht 104 zu entfernen. Die gesamte Stapelstruktur (104, 106) wird durch diesen Vorgang entfernt. Sodann wird CVD verwen­ det, um aufeinanderfolgend eine isolierende Schicht 118, eine Polysiliziumschicht 120 und eine isolierende Schicht 122 abzuscheiden. Die isolierende Schicht 118 kann bei­ spielsweise aus Siliziumdioxid mit einer Dicke von bei­ spielsweise ungefähr 2000 Å sein und ähnlich kann die iso­ lierende Schicht 122 aus beispielsweise Siliziumdioxid mit einer Dicke von beispielsweise nur 1000 Å sein. In die Po­ lysiliziumschicht 120 können Arsenionen eindiffundiert wer­ den, um die Leitfähigkeit zu erhöhen. Sodann wird ein her­ kömmlicher Photolithographie- und Ätzprozeß durchgeführt, wodurch ein Loch 124 an einer ausgewählten Position des Wa­ fers ausgebildet wird, die im wesentlichen mit der Drainre­ gion 16 fluchtet, in dem aufeinanderfolgend durch die iso­ lierende Schicht 122, die Polysiliziumschicht 120, die iso­ lierende Schicht 118, die Polysiliziumschicht 116 und die isolierende Schicht 102 geätzt wird, bis die obere Oberflä­ che der Polysiliziumschicht 100 freiliegt.

Gemäß Fig. 5E wird dann eine massive säulenförmige Po­ lysiliziumschicht 126 in dem Loch 124 beispielsweise epita­ xial oder durch Abscheiden und Zurückätzen ausgebildet. Nachfolgend wird ein weiterer konventioneller Photolitho­ graphie- und Ätzprozeß an den Polysiliziumschichten 120 und 100 durchgeführt, um ihre horizontalen Abmessungen zu ver­ ringern und hierdurch eine Speicherelektrode für den Daten­ speicherkondensator der DRAM-Zelle zu definieren, wobei dieser Kondensator zweigartige Polysiliziumschichten 120a und 116 und eine untere stammartige Polysiliziumschicht 100a hat. Unter Verwendung der Ätzschutzschicht 22 als Ät­ zendpunkt wird Naßätzen durchgeführt, um die freiliegenden Siliziumdioxid-Isolationsschichten 122, 118, 102 und 96 vollständig zu entfernen. Die Herstellung der Speicherelek­ trode für den Datenspeicherkondensator der DRAM-Zelle ist hiermit abgeschlossen.

Gemäß Fig. 5E weist diese Speicherelektrode die untere stammartige Polysiliziumschicht 100A mit im wesentlichen T-för­ migen Querschnitt, eine obere stammartige Polysilizium­ schicht 126, die sich von der unteren stammartigen Polysi­ liziumschicht 100A aus erstreckt und zwei zweigartige Poly­ siliziumschichten 120A und 116, wobei die zweigartige Poly­ siliziumschicht 116 zwei Abzweige 116A und 116B an jeder Seite hat, die im Querschnitt im wesentlichen L-förmig sind, wobei die zweigartige Polysiliziumschicht 120A eben­ falls zwei Abzweige 120A1 und 120A2 aufweist, die an jeder Seite vorhanden sind, und im wesentlichen rechteckförmig sind. Die untere stammartige Polysiliziumschicht 100A weist eine Wurzel 100B (Bodenende) auf, die elektrisch mit der Drainregion 16 des Übertragungstransistors der DRAM-Zelle verbunden ist, und die obere stammartige Polysilizium­ schicht 126 erstreckt sich von der Oberseite der unteren stammartigen Polysiliziumschicht 100A nach oben. Die zwei zweigartigen Polysiliziumschichten 116A und 116B bzw. 120 verzweigen jeweils seitlich, das heißt horizontal und im wesentlichen senkrecht zu der oberen stammartigen Polysili­ ziumschicht 126. Die zweigartige Polysiliziumschicht 120A hat zwei horizontale flache Segmente 120A1 und 120A2, die sich horizontal zu beiden Seiten erstrecken und die zweig­ artige Polysiliziumschicht 116 weist zwei L-förmige Ab­ schnitte 116A, 116B auf, von denen jeder ein erstes Segment 116A1 und 116B1 mit horizontalem Verlauf von jeder Seite und ein zweites Segment 116A2 und 116B2 aufweist, das sich hiervon nach unten erstreckt.

In der nachfolgend beschriebenen sechsten Ausführungs­ form werden die verschiedenen Strukturen für stammartige und zweigartige Elemente aus der ersten und fünften Ausfüh­ rungsform in Kombination verwendet.

Fig. 6 zeigt im Querschnitt eine Speicherelektrode des Baumtyps, welche gemäß einer sechsten Ausführungsform der vorliegenden Erfindung hergestellt wurde, wobei der Konden­ sator des Baumtyps auf der Struktur von Fig. 1F basiert. Elemente in Fig. 6, welche im wesentlichen identisch mit denjenigen von Fig. 1F sind, sind mit gleichen Bezugszei­ chen versehen.

Ausgehend von der Struktur von Fig. 1F wird zunächst ein CVD-Verfahren verwendet, um eine Polysiliziumschicht 39 und eine (nicht dargestellte) isolierende Schicht oberhalb der Polysiliziumschicht abzuscheiden. Die isolierende Schicht auf der Polysiliziumschicht 39 kann aus Siliziumdi­ oxid sein, mit einer Dicke von nur beispielsweise ungefähr 1000 Å. Die Polysiliziumschicht 39 kann mit Arsenionen ver­ sehen werden, um die Leitfähigkeit zu erhöhen. Dann wird eine Polysiliziumschicht 130A und deren Wurzel 130B ausge­ bildet, wobei die Prozesse verwendet werden, die ähnlich denjenigen zur Ausbildung der Polysiliziumschicht 44A und derer Wurzel 44B sind. Die stammartige Polysiliziumschicht 130A durchtritt die Polysiliziumschicht 39 und 38 und ihre Wurzel 44B ist elektrisch mit der Drainregion 60 des Über­ tragungstransistors der DRAM-Zelle verbunden.

Dem Durchschnittsfachmann auf diesem Gebiet erschließt sich aus den oben erwähnten bevorzugten Ausführungsformen, daß diese auch in beliebiger Kombination miteinander ange­ wendet werden können, um Speicherelektroden und Speicher­ kondensatoren unterschiedlicher Strukturen auf einem DRAM- Chip zu bilden. Es versteht sich, daß die Strukturen dieser aus Kombinationen gebildeten Speicherelektroden und Spei­ cherkondensatoren im Rahmen der vorliegenden Erfindung lie­ gen.

Obgleich in der beigefügten Zeichnung die Ausführungs­ formen der Drains in den Übertragungstransistoren als Dif­ fusionsbereiche in einem Siliziumsubstrat dargestellt wur­ den, sind auch andere Ausgestaltungen hiervon möglich, bei­ spielsweise Drainregionen des Grabenbereiches oder derglei­ chen.

Weiterhin versteht sich, daß die in der beigefügten Zeichnung dargestellten Elemente rein illustrativ und dar­ stellend sind und nicht im tatsächlichen Maßstab gezeichnet sind. Die Abmessungen der einzelnen Elemente sind somit als nicht einschränkend zu verstehen.

Claims (40)

1. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung auf einem Substrat mit einem Übertra­ gungstransistor hierauf, mit:

• (a) Ausbilden einer ersten isolierenden Schicht über dem Übertragungstransistor;
• (b) Ausbilden einer Ätzschutzschicht auf der ersten isolierenden Schicht;
• (c) Ausbilden einer zweiten isolierenden Schicht über der Ätzschutzschicht;
• (d) Ausbilden einer Stapelschicht über der zweiten isolierenden Schicht, wobei die Stapelschicht eine Ausneh­ mung aufweist, die oberhalb einer Source-/Drainregion des Transistors angeordnet ist und einen Teil der zweiten iso­ lierenden Schicht freilegt;
• (e) Ausbilden einer dritten isolierenden Schicht ent­ lang des Umfanges der Ausnehmung;
• (f) Ausbilden einer vierten isolierenden Schicht, um die Ausnehmung zu füllen;
• (g) Entfernen der dritten isolierenden Schicht und der vierten isolierenden Schicht von der Ausnehmung und Entfer­ nen eines Teiles der zweiten isolierenden Schicht, der di­ rekt unterhalb der dritten isolierenden Schicht liegt, um einen Hohlraum zu bilden, wobei der Hohlraum die Ätzschutz­ schicht nicht freilegt;
• (h) Ausbilden einer ersten leitfähigen Schicht, um die Ausnehmung und den Hohlraum zu füllen;
• (i) Entfernen der Stapelschicht;
• (j) Ausbilden einer fünften isolierenden Schicht ober­ halb der zweiten isolierenden und der ersten leitfähigen Schicht;
• (k) Ausbilden einer zweiten leitfähigen Schicht über der fünften isolierenden Schicht, wobei die zweite leitfä­ hige Schicht die fünfte isolierende Schicht, die erste leitfähige Schicht, die zweite isolierende Schicht, die Ätzschutzschicht und die erste isolierende Schicht durch­ tritt und in elektrischem Kontakt mit der Source-/Drainre­ gion ist;
• (l) Entfernen eines Teiles der zweiten leitfähigen Schicht, um eine stammartige leitfähige Schicht zu bilden, wobei die erste leitfähige Schicht eine zweigartige leitfä­ hige Schicht im Querschnitt bildet und die stammartige und die zweigartige leitfähige Schicht zusammen eine Speicher­ elektrode des Speicherkondensators bilden;
• (m) Entfernen der zweiten und fünften isolierenden Schichten;
• (n) Ausbilden einer dielektrischen Schicht auf frei­ liegenden Oberflächen zumindest der ersten und zweiten leitfähigen Schichten; und
• (o) Ausbilden einer dritten leitfähigen Schicht auf einer Oberfläche der dielektrischen Schicht, um eine Gegen­ elektrode zu bilden.

2. Verfahren nach Anspruch 1, wobei die stammartige leitfähige Schicht T-förmigen Querschnitt hat.

3. Verfahren nach Anspruch 1, wobei die stammartige leitfähige Schicht eine im wesentlichen massive Säule ist.

4. Verfahren nach Anspruch 1, wobei die zweigartige leitfähige Schicht wenigstens einen im Querschnitt L-förmi­ gen Abschnitt hat.

5. Verfahren nach Anspruch 1, wobei die zweigartige leitfähige Schicht ein erstes und ein zweites Segment bein­ haltet, wobei das erste Segment elektrisch mit der stammar­ tigen leitfähigen Schicht verbunden ist und sich hiervon im wesentlichen parallel zu einer oberen Oberfläche des Substrates erstreckt und wobei das zweite Segment elek­ trisch mit dem ersten Segment verbunden ist und sich hier­ von in Richtung der oberen Oberfläche des Substrates er­ streckt.

6. Verfahren nach Anspruch 3, wobei der Schritt (l) die Anwendung einer chemisch/mechanischen Poliertechnik aufweist, um die zweite leitfähige Schicht oberhalb der fünften isolierenden Schicht zu entfernen, bis die fünfte isolierende Schicht freiliegt.

7. Verfahren nach Anspruch 3, wobei der Schritt (l) die Anwendung einer Ätztechnik zum Entfernen des Abschnit­ tes der zweiten leitfähigen Schicht aufweist.

8. Verfahren nach Anspruch 1, wobei der Schritt (d) aufweist:
Ausbilden eines ersten Filmes auf der zweiten isolie­ renden Schicht und dann Ausbilden eines zweiten Filmes auf dem ersten Film, wobei der erste Film ein isolierender Film und der zweite Film ein leitfähiger Film ist; und
Mustern des ersten und zweiten Filmes, um eine Stapel­ schicht und die Ausnehmung hierin zu bilden.

9. Verfahren nach Anspruch 1, weiterhin mit:
Ausbilden einer sechsten isolierenden Schicht über der ersten leitfähigen Schicht nach dem Schritt (i); und
Ausbilden einer vierten leitfähigen Schicht über der sechsten isolierenden Schicht; wobei:
Schritt (k) weiterhin das Ausbilden der zweiten leit­ fähigen Schicht derart aufweist, daß diese die vierte leit­ fähige Schicht und die sechste isolierende Schicht durch­ tritt;
Schritt (l) weiterhin das Mustern der vierten leitfä­ higen Schicht aufweist, so daß diese Teil der zweigartigen leitfähigen Schicht wird;
Schritt (m) weiterhin das Entfernen der sechsten iso­ lierenden Schicht aufweist; und
Schritt (n) weiterhin das Ausbilden der dielektrischen Schicht auf einer freien Oberfläche der vierten leitfähigen Schicht aufweist.

10. Verfahren nach Anspruch 9, wobei die vierte leit­ fähige Schicht im Querschnitt stabförmig ist und mit der stammartigen leitfähigen Schicht verbunden ist.

11. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung auf einem Substrat mit einem Übertra­ gungstransistor hierauf, mit:

• (a) Ausbilden einer ersten isolierenden Schicht über dem Übertragungstransistor;
• (b) Ausbilden einer Ätzschutzschicht auf der ersten isolierenden Schicht;
• (c) Ausbilden einer zweiten isolierenden Schicht über der Ätzschutzschicht;
• (d) Ausbilden einer ersten Stapelschicht über der zweiten isolierenden Schicht, wobei die erste Stapelschicht eine erste Ausnehmung aufweist, die oberhalb einer Source-/Drain­ region des Transistors angeordnet ist und einen Teil der zweiten isolierenden Schicht freilegt;
• (e) Ausbilden einer dritten isolierenden Schicht ent­ lang des Umfanges der ersten Ausnehmung;
• (f) Ausbilden einer vierten isolierenden Schicht, um die erste Ausnehmung zu füllen;
• (g) Entfernen der dritten isolierenden Schicht und der vierten isolierenden Schicht von der ersten Ausnehmung und Entfernen eines Teiles der zweiten isolierenden Schicht, der direkt unterhalb der dritten isolierenden Schicht liegt, um einen ersten Hohlraum zu bilden, wobei der erste Hohlraum die Ätzschutzschicht nicht freilegt;
• (h) Ausbilden einer ersten leitfähigen Schicht, um die erste Ausnehmung und den ersten Hohlraum zu füllen;
• (i) Entfernen der ersten Stapelschicht;
• (j) Ausbilden einer sechsten isolierenden Schicht;
• (k) Ausbilden einer zweiten Stapelschicht über der sechsten isolierenden Schicht, wobei die zweite Stapel­ schicht eine zweite Ausnehmung hierin aufweist, die ober­ halb der Source-/Drainregion angeordnet ist und einen Teil der sechsten isolierenden Schicht freilegt;
• (l) Ausbilden einer siebten isolierenden Schicht ent­ lang eines Umfanges der zweiten Ausnehmung;
• (m) Ausbilden einer achten isolierenden Schicht, um die zweite Ausnehmung zu füllen;
• (n) Entfernen der siebten isolierenden Schicht, der achten isolierenden Schicht und eines Teiles der sechsten isolierenden Schicht direkt unterhalb der siebten isolie­ renden Schicht, um einen zweiten Hohlraum zu bilden, wobei der zweite Hohlraum die Ätzschutzschicht nicht freilegt;
• (o) Ausbilden einer vierten leitfähigen Schicht, um die zweite Ausnehmung und den zweiten Hohlraum zu füllen;
• (p) Entfernen der zweiten Stapelschicht;
• (q) Ausbilden einer fünften isolierenden Schicht über der vierten isolierenden Schicht und der vierten leitfähi­ gen Schicht;
• (r) Ausbilden einer zweiten leitfähigen Schicht über der fünften isolierenden Schicht, wobei die zweite leitfä­ hige Schicht die fünfte isolierende Schicht, die vierte leitfähige Schicht, die sechste isolierende Schicht oder die erste leitfähige Schicht, die zweite isolierende Schicht, die Ätzschutzschicht und die erste isolierende Schicht durchtritt und in elektrischen Kontakt mit der Source-/Drainregion ist;
• (s) Entfernen eines Abschnittes der zweiten leitfähi­ gen Schicht, um eine stammartige leitfähige Schicht zu bil­ den, wobei erste und vierte leitfähige Schichten zweigar­ tige leitfähige Schichten im Querschnitt bilden, welche im wesentlichen parallel zueinander sind und jeweils mit der stammartigen leitfähigen Schicht verbunden ist und wobei die stammartigen und zweigartigen leitfähigen Schichten zu­ sammen eine Speicherelektrode eines Speicherkondensators bilden;
• (t) Entfernen der zweiten, fünften und sechsten iso­ lierenden Schichten;
• (u) Ausbilden einer dielektrischen Schicht auf frei­ liegenden Oberflächen zumindest der ersten, zweiten und dritten leitfähigen Schichten; und
• (v) Ausbilden einer dritten leitfähigen Schicht auf einer Oberfläche der dielektrischen Schicht, um eine Gegen­ elektrode zu bilden.

12. Verfahren nach Anspruch 11, wobei die stammartige leitfähige Schicht T-förmigen Querschnitt hat.

13. Verfahren nach Anspruch 11, wobei die zweigartige leitfähige Schicht wenigstens einen im Querschnitt L-förmi­ gen Abschnitt hat.

14. Verfahren nach Anspruch 11, wobei die zweigartige leitfähige Schicht wenigstens einen im Querschnitt L-förmi­ gen Abschnitt hat.

15. Verfahren nach Anspruch 11, wobei die zweigartige leitfähige Schicht ein erstes und ein zweites Segment bein­ haltet, wobei das erste Segment elektrisch mit der stammar­ tigen leitfähigen Schicht verbunden ist und sich hiervon im wesentlichen parallel zu einer oberen Oberfläche des Substrates erstreckt und wobei das zweite Segment elek­ trisch mit dem ersten Segment verbunden ist und sich hier­ von in Richtung der oberen Oberfläche des Substrates er­ streckt.

16. Verfahren nach Anspruch 13, wobei der Schritt (s) die Anwendung einer chemisch/mechanischen Poliertechnik aufweist, um einen Teil der zweiten leitfähigen Schicht zu entfernen, bis die fünfte isolierende Schicht freiliegt.

17. Verfahren nach Anspruch 13, wobei der Schritt (s) die Anwendung einer Ätztechnik zum Entfernen eines Teils der zweiten leitfähigen Schicht aufweist.

18. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung auf einem Substrat mit einem Übertra­ gungstransistor hierauf, mit:

• (a) Ausbilden einer ersten isolierenden Schicht über dem Übertragungstransistor;
• (b) Ausbilden einer ersten leitfähigen Schicht, welche zumindest die erste isolierende Schicht durchdringt und in elektrischem Kontakt mit der Source-/Drainregion des Über­ tragungstransistors ist;
• (c) Ausbilden einer zweiten isolierenden Schicht über der ersten leitfähigen Schicht;
• (d) Ausbilden einer Stapelschicht über der zweiten isolierenden Schicht mit einer Ausnehmung hierin, welche ein Teil der zweiten isolierenden Schicht freilegt;
• (e) Ausbilden einer dritten isolierenden Schicht ent­ lang des Umfanges der Ausnehmung;
• (f) Ausbilden einer vierten isolierenden Schicht, um die Ausnehmung zu füllen;
• (g) Entfernen der dritten und vierten isolierenden Schichten von der Ausnehmung und Entfernen eines Teiles der zweiten isolierenden Schicht direkt unterhalb der dritten isolierenden Schicht, um einen Hohlraum zu bilden, wobei der Hohlraum die erste leitfähige Schicht nicht freilegt;
• (h) Ausbilden einer zweiten leitfähigen Schicht, um die Ausnehmung und den Hohlraum zu füllen;
• (i) Entfernen der Stapelschicht;
• (j) Ausbilden einer fünften isolierenden Schicht ober­ halb der zweiten isolierenden und der zweiten leitfähigen Schicht;
• (k) Ausbilden einer dritten leitfähigen Schicht, wel­ che die fünfte isolierende Schicht, die zweite leitfähige Schicht und die zweite isolierende Schicht durchtritt und in elektrischem Kontakt mit der ersten leitfähigen Schicht ist;
• (l) Mustern der ersten leitfähigen Schicht, wobei die erste und dritte leitfähige Schicht eine stammartige leit­ fähige Schicht bilden, die zweite leitfähige Schicht eine zweigartige leitfähige Schicht bildet und die stammartige und die zweigartige leitfähige Schicht eine Speicherelek­ trode eines Speicherkondensators bilden;
• (m) Entfernen der zweiten und fünften isolierenden Schichten;
• (n) Ausbilden einer dielektrischen Schicht auffrei­ liegenden Oberflächen zumindest der ersten, zweiten und dritten leitfähigen Schichten; und
• (o) Ausbilden einer vierten leitfähigen Schicht auf einer Oberfläche der dielektrischen Schicht, um eine Gegen­ elektrode zu bilden.

19. Verfahren nach Anspruch 18, wobei die stammartige leitfähige Schicht einen unteren stammartigen Abschnitt aufweist, der elektrisch mit der Source-/Drainregion ver­ bunden ist und einen oberen stammartigen Abschnitt auf­ weist, der elektrisch mit dem unteren stammartigen Ab­ schnitt verbunden ist und sich im wesentlichen von dem Substrat weg erstreckt.

20. Verfahren nach Anspruch 19, wobei der untere stammartige Abschnitt im Querschnitt T-förmig ist.

21. Verfahren nach Anspruch 20, wobei der obere stamm­ artige Abschnitt geradlinig und stabförmig im Querschnitt ist.

22. Verfahren nach Anspruch 20, wobei der obere stamm­ artige Abschnitt als eine im wesentlichen massive Säule ausgebildet ist.

23. Verfahren nach Anspruch 18, wobei die zweigartige leitfähige Schicht im Querschnitt L-förmig ist.

24. Verfahren nach Anspruch 18, wobei die zweigartige zweite leitfähige Schicht ein erstes und ein zweites Seg­ ment beinhaltet, wobei das erste Segment elektrisch mit der stammartigen leitfähigen Schicht verbunden ist und sich hiervon im wesentlichen parallel zu einer oberen Oberfläche des Substrates erstreckt und wobei das zweite Segment elek­ trisch mit dem ersten Segment verbunden ist und sich in Richtung des Substrates erstreckt.

25. Verfahren nach Anspruch 18, wobei der Schritt (l) weiterhin das Mustern der zweiten leitfähigen Schicht der­ art aufweist, daß die zweigartige leitfähige Schicht ein geradliniges Element beinhaltet, das elektrisch mit der stammartigen leitfähigen Schicht verbunden ist und sich im wesentlichen parallel zur oberen Oberfläche des Substrates erstreckt.

26. Verfahren nach Anspruch 22, wobei der Schritt (l) die Anwendung einer chemisch/mechanischen Poliertechnik aufweist, um einen Teil der dritten leitfähigen Schicht zu entfernen, bis die fünfte isolierende Schicht freiliegt.

27. Verfahren nach Anspruch 22, wobei der Schritt (l) die Anwendung einer Ätztechnik aufweist, um einen Teil der dritten leitfähigen Schicht zu entfernen, bis die zweite leitfähige Schicht freiliegt.

28. Verfahren nach Anspruch 1, wobei Schritt (d) wei­ terhin die folgenden Schritte aufweist:
Ausbilden des ersten Filmes auf der zweiten isolieren­ den Schicht und dann eines zweiten Filmes auf dem ersten Film, wobei der erste Film ein isolierender Film und der zweite Film ein leitfähiger Films ist; und
Mustern des ersten Filmes und des zweiten Filmes, um die Stapelschicht und die Ausnehmung hierin zu bilden.

29. Verfahren nach Anspruch 3, weiterhin mit den fol­ genden Schritten:
Ausbilden einer sechsten isolierenden Schicht nach dem Schritt (i); und
Ausbilden einer fünften leitfähigen Schicht nach der sechsten isolierenden Schicht; wobei:
Schritt (k) weiterhin das Ausbilden der dritten leit­ fähigen Schicht derart aufweist, daß diese die fünfte leit­ fähige Schicht und die sechste isolierende Schicht durch­ tritt;
Schritt (l) weiterhin das Mustern der fünften leitfä­ higen Schicht aufweist, so daß diese Teil der zweigartigen leitfähigen Schicht wird;
Schritt (m) weiterhin das Entfernen der sechsten iso­ lierenden Schicht aufweist; und
Schritt (n) weiterhin das Ausbilden der dielektrischen Schicht auf einer freien Oberfläche der fünften leitfähigen Schicht aufweist.

30. Verfahren nach Anspruch 29, wobei die fünfte leit­ fähige Schicht im Querschnitt stabförmig ist und mit der stammartigen leitfähigen Schicht verbunden ist.

31. Verfahren nach Anspruch 18, weiterhin mit dem Schritt des Ausbildens einer Ätzschutzschicht auf der er­ sten isolierenden Schicht zwischen Schritt (a) und Schritt (b).

32. Verfahren nach Anspruch 18, weiterhin mit den fol­ genden Schritten:
Ausbilden einer Ätzschutzschicht auf der ersten iso­ lierenden Schicht nach Schritt (a); und
Ausbilden einer siebten isolierenden Schicht auf der Ätzschutzschicht bevor Schritt (b); wobei:
im Schritt (b) die erste leitfähige Schicht weiterhin die Ätzschutzschicht und die siebte isolierende Schicht durchtritt; und
der Schritt (n) weiterhin das Entfernen der siebten isolierenden Schicht aufweist.

33. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung auf einem Substrat mit einem Übertra­ gungstransistor hierauf, mit:

• (a) Ausbilden einer ersten isolierenden Schicht über dem Übertragungstransistor;
• (b) Ausbilden einer ersten leitfähigen Schicht, welche zumindest die erste isolierende Schicht durchtritt und in elektrischem Kontakt mit der Source-/Drainregion des Über­ tragungstransistors ist;
• (c) Ausbilden einer zweiten isolierenden Schicht über der ersten leitfähigen Schicht;
• (d) Ausbilden einer ersten Stapelschicht über der zweiten isolierenden Schicht mit einer Ausnehmung hierin, welche einen Teil der zweiten isolierenden Schicht frei­ legt;
• (e) Ausbilden einer dritten isolierenden Schicht ent­ lang des Umfanges der Ausnehmung;
• (f) Ausbilden einer vierten isolierenden Schicht, um die Ausnehmung zu füllen;
• (g) Entfernen der dritten und vierten isolierenden Schichten von der Ausnehmung und Entfernen eines Teiles der zweiten isolierenden Schicht direkt unterhalb der dritten isolierenden Schicht, um einen Hohlraum zu bilden, wobei der Hohlraum die erste leitfähige Schicht nicht freilegt;
• (h) Ausbilden einer zweiten leitfähigen Schicht, um die Ausnehmung und den Hohlraum zu füllen;
• (i) Entfernen der ersten Stapelschicht;
• (c′) Ausbilden einer fünften isolierenden Schicht über der zweiten leitfähigen Schicht;
• (d′) Ausbilden einer zweiten Stapelschicht über der vierten isolierenden Schicht mit einer Ausnehmung hierin, welche einen Teil der fünften isolierenden Schicht frei­ legt;
• (e′) Ausbilden einer sechsten isolierenden Schicht entlang eines Umfanges der Ausnehmung;
• (f′) Ausbilden einer siebten isolierenden Schicht, um die Ausnehmung zu füllen;
• (g′) Entfernen der sechsten und siebten isolierenden Schichten von der Ausnehmung und Entfernen eines Teiles der zweiten und fünften isolierenden Schichten direkt unterhalb der sechsten isolierenden Schicht, um einen Hohlraum zu bilden, wobei der Hohlraum die erste oder zweite leitfähige Schicht nicht freilegt;
• (h′) Ausbilden einer dritten leitfähigen Schicht, um die zweite Ausnehmung und den zweiten Hohlraum zu füllen;
• (i′) Entfernen der zweiten Stapelschicht;
• (j) Ausbilden einer achten isolierenden Schicht ober­ halb der dritten leitfähigen Schicht und der fünften iso­ lierenden Schicht;
• (k) Ausbilden einer vierten leitfähigen Schicht, wel­ che zumindest die achte isolierende Schicht, die dritte leitfähige Schicht, die fünfte isolierende Schicht, die zweite leitfähige Schicht und die zweite isolierende Schicht durchtritt und in elektrischen Kontakt mit der er­ sten leitfähigen Schicht ist;
• (l) Mustern der leitfähigen Schichten, wobei die er­ sten und vierten leitfähigen Schichten stammartige leitfä­ hige Schichten bilden, die zweiten und dritten leitfähigen Schichten zweigartige leitfähige Schichten bilden und die stammartige und die zweigartige leitfähige Schicht eine Speicherelektrode eines Speicherkondensators bilden;
• (m) Entfernen der zweiten, fünften und achten isolie­ renden Schichten;
• (n) Ausbilden einer dielektrischen Schicht auf frei­ liegenden Oberflächen der ersten, zweiten, dritten und vierten leitfähigen Schichten; und
• (o) Ausbilden einer fünften leitfähigen Schicht über der dielektrischen Schicht, um eine Gegenelektrode des Speicherkondensators zu bilden.

34. Verfahren nach Anspruch 33, wobei wenigstens eine der zweigartigen leitfähigen Schichten im Querschnitt L-för­ mig ist.

35. Verfahren nach Anspruch 33, wobei jede der zweig­ artigen leitfähigen Schichten ein erstes und ein zweites Segment beinhaltet, wobei das erste Segment elektrisch mit der stammartigen leitfähigen Schicht verbunden ist und sich im wesentlichen parallel zu einer oberen Oberfläche des Substrates erstreckt und wobei das zweite Segment elek­ trisch mit dem ersten Segment verbunden ist und sich in Richtung des Substrates erstreckt.

36. Verfahren nach Anspruch 33, wobei Schritt (l) das Mustern der zweiten und dritten leitfähigen Schichten der­ art aufweist, daß jede der zweigartigen leitfähigen Schich­ ten eine geradliniges Segment beinhaltet, welches elek­ trisch mit der stammartigen leitfähigen Schicht verbunden ist und sich im wesentlichen parallel zu einer oberen Ober­ fläche des Substrates erstreckt.

37. Verfahren nach Anspruch 33, weiterhin mit den fol­ genden Schritten:
Ausbilden einer neunten isolierenden Schicht nach Ent­ fernen der zweiten Stapelschicht und nach dem Schritt (i′);
Ausbilden einer sechsten leitfähigen Schicht aus der neunten isolierenden Schicht; wobei:
Schritt (k) das Ausbilden der vierten leitfähigen Schicht beinhaltet, so daß diese weiterhin die sechste leitfähige Schicht und die neunte isolierende Schicht durchtritt;
Schritt (l) weiterhin das Mustern der sechsten leitfä­ higen Schicht derart beinhaltet, daß diese eine weitere zweigartige leitfähige Schicht wird;
Schritt (m) weiter das Entfernen der neunten isolie­ renden Schicht aufweist; und
Schritt (n) weiterhin das Ausbilden der dielektrischen Schicht auf einer freiliegenden Oberfläche der sechsten leitfähigen Schicht beinhaltet.

38. Verfahren nach Anspruch 37, wobei die sechste leitfähige Schicht stabförmig im Querschnitt ist und elek­ trisch mit einer stammartigen leitfähigen Schicht verbunden wird.

39. Verfahren nach Anspruch 33, weiterhin mit dem Aus­ bilden einer Ätzschutzschicht an der ersten isolierenden Schicht nach dem Schritt (a).

40. Verfahren nach Anspruch 33, weiterhin mit:
Ausbilden einer Ätzschutzschicht an der ersten isolie­ renden Schicht nach dem Schritt (a); und
Ausbilden einer neunten isolierenden Schicht nach der Ätzschutzschicht; wobei:
im Schritt (b) die erste leitfähige Schicht weiterhin die Ätzschutzschicht und die neunte isolierende Schicht durchtritt, und
Schritt (m) weiterhin das Entfernen der neunten iso­ lierenden Schicht beinhaltet.