DE69019414T2 - Halbleiterspeicher mit hoher Zelldichte. - Google Patents

Description

• Diese Erfindung bezieht sich auf integrierte Halbleiterspeicherschaltkreise und spezieller auf einen Speicher mit einer sehr hohen Dichte von Zellen, von denen jede Mittel zum Speichern einer Binärzifferinformation in einem Graben oder einer Vertiefung verwendet, der bzw. die in einem Halbleitersubstrat ausgebildet ist.
• Integrierte Halbleiterspeicherschaltkreise, insbesondere jene, die Zellen verwenden, die im wesentlichen einen Speicherkondensator und einen Schalter umfassen, haben hohe Speicherzellendichten erreicht. Einer der einfachsten Schaltkreise zur bereitstellung einer kleinen dynamischen Speicherzelle ist in der in üblicher Weise übertragenen, am 14. Juli 1967 eingereichten US-A-3 387 286 von R. H. Dennard beschrieben. Jede Zelle verwendet einen Speicherkondensator und einen Feldeffekttransistor, der als Schalter wirkt, um den Kondensator selektiv mit einer Bit-/Abtastleitung zu verbinden.
• In den ebenfalls in üblicher Weise übertragenen Patenten US-A-3 811 076 von W. M. Smith und US-A-3 841 926 von R. R. Garnache und W. M. Smith, die beide am 2. Januar 1973 eingereicht wurden, ist eine aus einem Bauelement bestehende Feldeffekttransistor-Speicherzelle des Typs offenbart, der in dem obenstehend bezeichneten Dennard-Patent beschrieben ist, bei der eine Schicht aus dotiertem Polysilicium und ein n&spplus;-Diffusionsgebiet in einem Halbleitersubstrat vom p-Leitfähigkeitstyp verwendet werden, die durch ein auf der Oberfläche des Halbleitersubstrats angeordnetes dielektrisches Medium getrennt sind, um den Speicherkondensator der Zelle zu bilden. Die Polysiliciumschicht erstreckt sich über den Speicherkondensator hinaus, um als eine Feldabschirmung zwischen benachbarten Zellen durch Anlegen einer negativen Vorspannung oder eines festen negativen Potentials an die Polysiliciumschicht zu wirken. Das n&spplus;-Diffusionsgebiet des Speicherkondensators wird durch Verwenden eines dotierten Abschnitts einer auf der Oberfläche des Halbleitersubstrates angeordneten isolierenden Schicht und Ausdiffundieren des Dotierstoffes in das Substrat hinein erzeugt.
• Wenngleich die obenstehend beschriebenen Zellen Speicher mit einer hohen Dichte von Zellen in einer planaren oder zweidimensionalen Anordnung bereitstellen, erfordert noch immer jede Zelle ein signifikantes gegebenes Gebiet der Halbleitersubstratoberfläche. Um die Abmessung des gegebenen Oberflächengebiets für jede Zelle zu reduzieren, wurden Strukturen hergestellt, bei denen ein Halbleiterbauelement oder eine Zelle in einer dreidimensionalen Anordnung gebildet ist. In der am 17. Dezember 1979 eingereichten, in üblicher Weise übertragenen US-A-4 295 924 von R. R. Garnache und D. M. Kenney ist ein Halbleiterbauelement offenbart, das sich innerhalb einer Vertiefung oder eines Grabens mit einer selbstjustierten leitfähigen Schicht befindet, die entweder direkt auf einer Wand des Grabens oder auf einer tragenden isolierenden Schicht als einem Element des Bauelementes ausgebildet ist. Eine in einer Vertiefung oder einem Graben ausgebildete Speicherzelle ist in der am 30. Januar 1980 eingereichten, in üblicher Weise übertragenen US-A-4 335 450 von D. R. Thomas beschrieben, in der eine Zelle mit einem auf einer Seitenwand einer Vertiefung oder eines Grabens angeordneten Transistor offenbart ist, wobei der Speicherknoten unterhalb des Transistors angeordnet ist. Außerdem beschreibt die am 28. November 1980 eingereichte US-A-4 327 476 eine vertikale Zelle, deren Speicherkondensator sich in einer Mulde oder einem Graben befindet.
• Des weiteren offenbart die am 30. März 1980 eingereichte, in üblicher Weise übertragene US-A-4 462 040 von I. T. Ho und J. Riseman einen aus einem Bauelement bestehenden dynamischen Speicher mit wahlfreiem Zugriff, der einen Graben mit vertikalen Seitenwänden verwendet, wobei sich der Speicherkondensator und das Transferbauelement innerhalb des Grabens befinden, und die am 29. Oktober 1979 eingereichte US-A-4 271 418, und die am 6. Juni 1977 eingereichte US-A-4 225 945 und die in üblicher Weise übertragene US-A-4 785 337 von D. M. Kennedy und IBM Technical Disclosure Bulletin, Bd. 27, Nr. 2, Juli 1984, Seiten 1313 bis 1320 von C.G. Jambotkar geben eine aus einem Bauelement bestehende Speicherzelle an, die in einer Vertiefung oder einem Graben ausgebildet ist, wobei sich der Speicherknoten am Boden des Grabens, die Bit-/Abtastleitung an der Oberseite dieser Struktur und das Transferbauelement an der Seitenwand des Grabens befinden.
• Die in üblicher Weise übertragene US-A-4 811 067 von B. E. Fitzgerald, K. Y. Nguyen und S. V. Nguyen beschreibt eine dynamische Speicherzelle, bei der sich das Schaltbauelement am Boden des Grabens befindet, wobei der Speicherkondensator und die Bit-/Abtastleitung entlang gegenüberliegender Seitenwände des Grabens ausgebildet sind.
• Die am 21. März 1985 eingereichte US-A-4 673 962 offenbart eine Speicherstruktur, bei der ein Paar von Zellen aus einem Halbleitersubstrat gebildet ist, wobei jede Zelle einen Polysilicium- Speicherknoten aufweist, der sich an einer Seitenwand eines Grabens befindet, die jener der anderen Zelle gegenüberliegt.
• Die am 15. Juli 1986 eingereichte, in üblicher Weise übertragene US-A-4 769 786 von R.R. Garnache und D.M. Kenney offenbart einen Speicherschaltkreis, bei dem jede der Speicherzellen lediglich zwei Lithographiequadrate der Oberfläche eines Halbleitersubstrates erfordert, wobei ein Lithographiequadrat durch den Schnittpunkt von zwei senkrecht angeordneten Lithographielinien definiert ist, wobei jede Linie von einer gegebenen Breite ist, z.B. weniger als ein Mikrometer, wie sie bei der Bildung von Elementen von Bauelementen in integrierten Halbleiterschaltkreisen verwendet wird. Bei dem Speicherschaltkreis dieses Patents sind zwei Speicherzellen an dem Schnittpunkt eines Grabens und einer Bit-/Abtastleitung ausgebildet. In dem obenstehend zitierten Stand der Technik offenbart keine der Zitatstellen mit Ausnahme der in üblicher Weise übertragenen US-A-4 769 786 und der US-A-4 673 962 eine sehr kleine Speicherzelle, die ein Halbleitersubstrat-Oberflächengebiet von weniger als vier Lithographiequadraten verwendet.
• In der EP-A-0 180 026 ist eine DRAM-Zelle offenbart, die nur eine geringe Eläche benötigt. Dieses Bauelement besteht aus einem zur Speicherung verwendeten Kondensator, der lediglich einen kleinen Teil des Oberflächengebiets belegt, da er sich an den Hauptseitenwänden eines Grabens befindet. Außerdem sind Feldeffekttransistoren an den Seitenwänden des Grabens zum Laden und Entladen des Kondensators vorgesehen.
• Diese Speicherzellen ermöglichen bereits die Erzeugung von Speichern mit hoher Dichte. Der Raum jedoch, der pro DRAM-Zelle benötigt wird, ist nicht nur durch die Auflösung des Lithographieprozesses, der für deren Herstellung eingesetzt wird, sondern auch durch die Halbleitertopographie zur Verbindung jener Zelle mit Wortleitungen und Bitleitungen festgelegt, um einen DRAM- Matrix-Schaltkreis zu erhalten.
• Das Problem der Erfindung besteht darin, einen Speicher mit Speicherzellen bereitzustellen, die weniger Raum benötigen und geometrisch so angepaßt sind, daß ein problemloser Anschluß an Bit-/Abtastleitungs- und Wortleitungsdecoder ermöglicht ist, wenn sie in einer Matrix angeordnet sind. Außerdem soll die Kapazität von Bit-/Abtastleitungen und Wortleitungen minimiert werden, um ein verbessertes Signal/Rauschverhältnis zu erzielen.
• Das Problem wird durch einen Speicher gemäß Anspruch 1 gelöst. Weitere Verbesserungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
• Die im Vergleich zu den Speicherzellen der EP-A-0180 026 unterschiedliche Geometrie des Speichers gemäß der Erfindung erlaubt die Integration zweier unabhängiger Kondensatoren und zugehöriger Feldeffekttransistoren an gegenüberliegenden Seitenwänden des Grabens. Die erforderlichen Bit-/Abtastleitungen und Wortleitungen können in einer einfachen Matrixstruktur mit reduzierter kapazitiver Kopplung angeordnet werden. Aufgrund der speziellen Struktur werden lediglich zwei Lithographiequadrate der Oberflächen eines Halbleitersubstrates für eine Zelle benötigt. Außerdem genügt es, zur Erzeugung einer Speicheranordnung lediglich einfache Prozeßtechniken zu verwenden.
• Wege zur Ausführung der Erfindung sind unten detailliert unter Bezugnahme auf die Zeichnungen beschrieben, die lediglich spezielle Ausführungsformen darstellen, in denen:
• Fig. 1 ein Schaltbild einer aus einem Bauelement bestehenden dynamischen Speicherzelle ist, das die wesentlichen Elemente derselben zeigt,
• Fig. 2 eine Schnittansicht entlang der Linie 2-2 der Fig. 3 von zwei dynamischen Zellen der Struktur der vorliegenden Erfindung ist,
• Fig. 3 eine Draufsicht auf zwei Zellen der vorliegenden Erfindung ist, die an gegenüberliegenden Seitenwänden eines Grabens angeordnet sind,
• Fig. 4 eine Draufsicht auf eine 2x2-Matrix von Zellen ist, wobei jede Zelle von dem in den Fig. 2 und 3 dargestellten Typ ist, und
• Fig. 5 und 6 Schnittansichten der in Fig. 4 dargestellten Matrix entlang der Linien 5-5 beziehungsweise 6-6 sind.
• Nun detaillierter auf die Zeichnungen bezugnehmend, ist in Fig. 1 ein grundlegendes Schaltbild einer wohl bekannten, aus einem Bauelement bestehenden, dynamischen Speicherzelle 10 gezeigt, die einen Feldeffekttransistor 12 mit einem Gate 14, einen Speicherkondensator 16 mit einer leitfähigen Plattenelektrode 18 und einem Speicherknoten 20, und eine Bit-/Abtastleitung 22 umfaßt. Bekanntermaßen wird, um eine Binärziffer in den Speicherkondensator 16 einzuspeichern, ein hohe oder niedrige Spannung an die Bit-/Abtastleitung 22 angelegt, und der Transistor 12 wird eingeschaltet, um den Speicherknoten 20 zu laden, wenn eine hohe Spannung an die Bit-/Abtastleitung 22 angelegt ist, was das Vorhandensein beispielsweise einer Ziffer 1 anzeigt, ansonsten bleibt der Speicherknoten 20 ungeladen, was das Vorhandensein einer gespeicherten Ziffer 0 anzeigt. Um Information aus dem Speicherkondensator 16 zu lesen, wird die Bit-/Abtastleitung 22 auf eine hohe Spannung geladen, und der Transistor 12 wird eingeschaltet. Wenn die Bit-/Abtastleitung 22 entladen wird, zeigt ein mit der Bit-/Abtastleitung 22 verbundener (nicht gezeigter) Leseverstärker das Vorhandensein einer Ziffer 0 in dem Speicherkondensator 16 an. Wenn die Bit-/Abtastleitung 22 geladen bleibt, speichert der Speicherkondensator 16 eine Ziffer 1.
• Gemäß den Lehren dieser Erfindung ist eine neuartige vertikale Struktur der Speicherschaltung von Fig. 1 in den Fig. 2 und 3 dargestellt, wobei Fig. 3 eine Draufsicht auf die Struktur und Fig. 2 eine Schnittansicht entlang der Linie 2-2 von Fig. 3 ist. Wie in den Fig. 2 und 3 gezeigt, sind zwei dynamische Speicherzellen 10A und 10B an gegenüberliegenden Seitenwänden innerhalb eines Grabens 24 angeordnet, der in eineni Halbleitersubstrat 26 ausgebildet ist, das vorzugsweise aus Silicium besteht und eine p&supmin;-Leitfähigkeit besitzt. Die Zelle 10A umfaßt den Feldeffekttransistor 12, den Speicherkondensator 16 und die Bit-/Abtastleitung 22, die als langgestrecktes n&spplus;-Diffusionsgebiet innerhalb des Halbleitersubstrats 26 entlang des oberen Teils einer ersten Seitenwand des Grabens 24 ausgebildet ist. Eine Wortleitung 28, die bevorzugt aus dotiertem Polysilicium, Wolframsilicid (WSi&sub2;) oder Titansilicid (TiSi&sub2;) oder einer Kombination aus einer dotierten Polysiliciumschicht 28' und einer Silicidschicht 28", wie in Fig. 2 der Zeichnungen gezeigt, oder aus kupferdotiertem Aluminium besteht, ist an der oberen oder Hauptoberfläche des Halbleitersubstrats 26 senkrecht zur Längsachse des Grabens 24 verlaufend in Kontakt mit dem Gate 14 des Transistors 12 angeordnet.
• Der Transistor 12 und der Kondensator 16 befinden sich innerhalb des Grabens 24 an der ersten Seitenwand, wobei der Transistor 12 zwischen der Bit-/Abtastleitung 22 und dem Speicherkondensator 16 angeordnet ist. Der Transistor 12 umfaßt das Gate 14, das ebenfalls vorzugsweise aus p-dotiertem Polysilicium, Wolframsilicid (WSi&sub2;) oder Titansilicid (TiSi&sub2;) oder kupferdotiertem Aluminium besteht, wobei das Gate von der ersten Seitenwand des Grabens 24 durch eine dünne isolierende Schicht 30, vorzugsweise eine dreifache isolierende Schicht, die aus Siliciumdioxid, Siliciumnitrid und Siliciumdioxid besteht, oder eine zweifache Schicht, die aus Siliciumdioxid und Siliciumnitrid besteht, getrennt ist. Wenn gewünscht, können das Gate 14 und die Wortleitung 28 eine integrale Einheit bilden, wie in Fig. 2 der Zeichnungen gezeigt, und in einem einzigen Prozeßschritt hergestellt werden. Der Speicherkondensator 16 umfaßt den Speicherknoten 20, der in Form eines n&spplus;-Diffusionsgebiets hergestellt ist, das entlang der ersten Seitenwand des Grabens 24 und der leitfähigen Plattenelektrode 18 angeordnet ist, die aus p-dotiertem Polysilicium, das Bor beinhaltet, bestehen kann und von dem Speicherknoten oder n&spplus;-Diffusionsgebiet 20 durch eine dünne isolierende Schicht 32, vorzugsweise ebenfalls eine zweifache oder dreifache isolierende Schicht, die aus Siliciumdioxid und Siliciumnitrid besteht, getrennt ist. Der Speicherknoten, d.h. das n&spplus;-Diffusionsgebiet 20 fungiert als Source, und die Bit-/Abtastleitung, d.h. das n&spplus;-Diffusionsgebiet 22 fungiert als Drain des Transistors 12.
• Eine Isolationsschicht 34 ist zwischen dem Boden des Grabens 24 und der leitfähigen Plattenelektrode 18 angeordnet, um die leitfähige Plattenelektrode 18 von dem Halbleitersubstrat 26 zu isolieren, und eine Isolationsschicht 36 wird vorzugsweise mit einer Dicke von etwa 100 nm als Siliciumdioxid oben auf der Polysiliciumplattenelektrode 18 aufgewachsen, um das Transistorgate 14 von der Polysiliciumplattenelektrode 18 zu isolieren, und eine isolierende Schicht 38, die vorzugsweise aus Siliciumdioxid besteht, ist zwischen der oberen oder Hauptoberfläche des Halbleitersubstrats 26 und der Wortleitung 28 angeordnet, wobei Siliciumdioxid-Abstandshalter 40 und 40' das Gate 14 von den Bit-/Wortleitungen 22 beziehungsweise 22' isolieren.
• Die zweite dynamische Speicherzelle 10B befindet sich ebenfalls innerhalb des Grabens 24 und weist einen Feldeffekttransistor 12' und einen Speicherkondensator 16' auf, die an der zweiten oder gegenüberliegenden Seitenwand des Grabens 24 angeordnet sind, wobei das Gate 14, die leitfähige Plattenelektrode 18 und die Wortleitung 28 beiden Zellen 10A und 10B gemeinsam sind. Der zweite Transistor 12' umfaßt das Gate 14, das von der zweiten Seitenwand des Grabens 24 durch eine dünne isolierende Schicht 30' getrennt ist. Der Speicherkondensator 16' umfaßt den Speicherknoten 20', der in Form eines n&spplus;-Diffusionsgebietes hergestellt und entlang der zweiten Seitenwand des Grabens 24 innerhalb des Halbleitersubstrates 26 angeordnet ist, und die leitfähige Plattenelektrode 18 ist von dem n&spplus;-Diffusionsgebiet 20' durch eine dünne isolierende Schicht 32T getrennt. Eine Bit-/Abtastleitung 22', die als langgestrecktes n-Diffusionsgebiet innerhalb des Halbleitersubstrats 26 entlang des oberen Teils der zweiten Seitenwand des Grabens 24 ausgebildet ist, dient als Drain des Feldeffekttransistors 12', während der Speicherknoten 20' als Source des Transistors 12' dient.
• Wie deutlicher in Fig. 3 der Zeichnungen gezeigt, erstrecken sich die Bit-/Abtastleitungen 22 und 22' in einer vertikalen Richtung entlang der Längsachse des Grabens 24 und senkrecht zu der Richtung der Wortleitung 28.
• Aus den Fig. 2 und 3 ist ersichtlich, daß an gegenüberliegenden Seitenwänden des Grabens 24 isoliert voneinander und von jeglichen angrenzenden Zellen zwei sehr kompakte, aus je einem Bauelement bestehende, dynamische Speicherzellen 10A und 10B bereitgestellt sind, wobei sich alle Elemente der zwei Zellen 10A und 10B mit Ausnahme der verbindenden Wortleitung 28 innerhalb des Grabens 24 befinden. Der Graben 24 kann so tief und breit gemacht werden, wie es notwendig ist, um einen Speicherkondensator mit der gewünschten Größe und einen Transistor mit den gewünschten Schaltcharakteristiken bereitzustellen. In einer Anordnung der Struktur der vorliegenden Erfindung ist die Tiefe des Grabens 24 vorzugsweise 7 um bei einer Breite von 1 um, wobei die Breite des Kanals der Transistoren 12 und 12' 1 um beträgt und die Länge des Kanals ebenfalls gleich 1 um ist. Jede der dünnen Isolationsschichten 30 und 30', die das gateisolierende Medium der Transistoren 12 beziehungsweise 12' bilden, weist eine Gesamtdicke von etwa 18 nm auf, wobei die Dicke der Siliciumdioxidschichten jeweils 5 nm und die Dicke der Siliciumnitridschicht 8 nm beträgt, wenn die isolierende Schicht 30 in Form der dreifachen isolierenden Schichten hergestellt ist. Die Dicke von jeder der isolierenden oder dielektrischen Schichten 32 und 32' der Speicherkondensatoren 16 und 16' und der Isolationsschicht 34 am Boden des Grabens 24 beträgt vorzugsweise 13 nm, z.B. 4 nm aus Siliciumdioxid, 7 nm aus Siliciumnitrid und 2 nm aus Siliciumdioxid. Die Isolationsschichten 30 und 30', 32 und 32' und 34 können auch aus den gleichen Materialien bestehen und die gleichen Dicken aufweisen, wenn gewünscht. Die n&spplus;-Diffusionsgebiete 20 und 20' erstrecken sich jeweils in das Substrat 26 etwa 150 nm von ihren jeweiligen Seitenwänden des Grabens 24 entfernt hinein. Ist der Abstand zwischen benachbarten Zellen einer Matrix von Zellen entlang der Wortleitungsrichtung gleich einem Mikrometer oder weniger und entlang der Bit-/Abtastleitungsrichtung, die orthogonal zu jener der Wortleitungsrichtung verläuft, gleich 1 um oder weniger, kann die Abmessung einer Zelle an der Oberfläche des Halbleitersubstrats gleich 2 um² oder weniger gemacht werden, wie dies erzeugt wird, wenn die Breite einer Lithographielinie gleich 1 pm oder weniger ist. Des weiteren stellt die Kapazität von jedem der Speicherkondensatoren 16 und 16' in Abhängigkeit von der Kapazität der Bit-/Abtastleitung 22 bei Annahme von 64 Zellen pro Bit-/Abtastleitung ein sehr wünschenswertes Übertragungsverhältnis von etwa 10 % bis 20 % bereit.
• Fig. 4 ist eine Draufsicht auf eine Matrix von Zellen, wobei jede Zelle von dem in den Fig. 2 und 3 der Zeichnungen dargestellten Typ ist, wobei sich entsprechende Bezugszeichen auf entsprechende Element beziehen, wobei zwei Zellen 10A und 10B in horizontaler Richtung entlang der ersten Wortleitung 28 und zwei Zellen 10C und 10d in horizontaler Richtung entlang einer zweiten Wortleitung 28A ausgerichtet sind. Der Zwischenraum zwischen den Wortleitungen der Matrix, wie zwischen den Wortleitungen 28 und 28A, ist mit einem beliebigen geeigneten isolierenden Material 42, z.B. einem Polyimid oder einem aufschmelzbaren Borphosphorsilicatglas (BPSG), gefüllt. Die Zellen 10A und 10C sind außerdem in vertikaler Richtung entlang der Bit-/Abtastleitung 22 ausgerichtet, und die Zellen 10B und 10D sind in vertikaler Richtung entlang der Bit-/Abtastleitung 22' ausgerichtet. Bekanntermaßen ist jede der Wortleitungen 28 und 28A mit Wortdecodern und Treiberschaltkreisen 44 für eine selektive Aktivierung verbunden, und jede der Bit-/Abtastleitungen 22 und 22' kann mit bekannten Bitleitungs-Decodern, Voraufladungs- und Leseverstärkerschaltkreisen 46 verbunden sein.
• Fig. 5 ist eine Schnittansicht von Fig. 4 entlang einer Linie 5-5 derselben, und Fig. 6 ist eine Schnittansicht von Fig. 4 entlang einer Linie 6-6 derselben, um die Details der Elemente der Zellen 10A, 10B, 10C und 10D der Matrix deutlicher zu zeigen.
• Bezugnehmend auf die Fig. 4 und 5, wobei Fig. 5 eine Schnittansicht senkrecht durch den Graben 24 in einem Isolationsgebiet zwischen den Speicherknoten der Zellen ist, ist ohne weiteres ersichtlich, daß die Bit-/Abtastleitungen 22 und 22' durch das Isolationsgebiet entlang des oberen Teils der Seitenwände des Grabens 24 durch das isolierende Material 42 getrennt hindurchlaufen und daß die n&spplus;-Speicherknoten 20 und 20' nicht in dem Isolationsgebiet existieren. Die leitfähige Plattenelektrode 18 ist in dem Isolationsgebiet unten im Graben 24 angeordnet, wobei sie durch isolierende Schichten 32, 32' und 34 von dem Halbleitersubstrat 26 isoliert ist.
• Bezugnehmend auf die Fig. 4 und 6 der Zeichnungen, wobei Fig. 6 eine Schnittansicht parallel zu einer Seitenwand des Grabens 24 durch die Speicherknoten 20' und die Bit-/Abtastleitung 22' ist, ist ersichtlich, daß die Bit-/Abtastleitung 22', die als langgestrecktes n&spplus;-Diffusionsgebiet gezeigt ist, entlang des oberen Teils des Halbleitersubstrats 26 über den Speicherknoten 20' beider Transistoren 10B und 10D, jedoch von diesen beabstandet, verläuft, wobei die Wortleitungen 28 und 28A über dem Speicherknoten 20' der Speicherzellen 10B beziehungsweise 10D ausgerichtet sind. Die Wortleitungen 28 und 28A sind von der oberen oder Hauptoberfläche des Halbleitersubstrats 26 durch die isolierende Schicht 38 getrennt, Die Schnittansichten der Polysiliciumschicht 28' und der Silicidschicht 28" der Wortleitungen 28 und 28A können ebenfalls ohne weiteres in Fig. 6 der Zeichnungen gesehen werden. Die Länge des Kanals des Transistors 12' von jeder der Speicherzellen 10B und 10D ist als der Abstand zwischen dem n-Diffusionsgebiet der Bit-/Abtastleitung 22' und dem n&spplus;-Diffusionsgebiet oder Speicherknoten 20' zu erkennen.
• Bekanntermaßen können, um in eine Matrix aus Speichern mit wahlfreiem Zugriff, wie in Fig. 4 gezeigt, zu schreiben oder aus derselben zu lesen, Wortleitungs-Decoder und Treiberschaltkreise 44 sowie Bitleitungs-Decoder, Voraufladungs- und Leseverstärkerschaltkreise 46 jedes bekannten Typs verwendet werden, um eine beliebige oder mehrere der Zellen 10A, 10B, 10C und 10D aus zuwählen. Des weiteren versteht es sich, daß der Graben 24 hunderte von Speicherzellen entlang jeder der zwei Seitenwände desselben enthalten kann, mit denen die Bit-/Abtastleitungen 22 und 22' verbunden werden können, und daß hunderte von entsprechenden, voneinander beabstandeten Gräben parallel zu dem Graben 24 angeordnet werden können, die entsprechende Speicherzellen enthalten, mit denen die Wortleitungen 28 und 28A verbunden werden können. Die Gräben 24 können durch eine Lithographielinie, d.h. durch einen Abstand von nur 1 um oder weniger, voneinander beabstandet sein. Des weiteren versteht es sich, daß sich, um das Gebiet der oberen oder Hauptoberfläche des Halbleitersubstrates 26 effektiver zu nutzen, Bitleitungs-Decoder-, -Voraufladungs- und -Leseverstärkerschaltkreise 46 an einem Ende jedes übernächsten Grabens 24 befinden können, während bei den verbleibenden Gräben 24 die Bitleitungs-Decoder-, -Voraufladungs- und -Leseverstärkerschaltkreise 44 am gegenüberliegenden Ende der Gräben 24 angeordnet sind. Wenn gewünscht, können die Wortleitungs-Decoder und Treiberschaltkreise 44 ebenfalls an verschiedenen Enden der Wortleitungen 28 und 28A in einer ähnlichen Weise angeordnet sein.
• Es kann jeder beliebige bekannte Prozeß verwendet werden, um die Speicherzellen der vorliegenden Erfindung herzustellen. Bei einem speziellen Prozeß werden Borionen mit einer Energie von 10 MeV durch die Hauptoberfläche des Halbleitersubstrates 26 implantiert, um eine Konzentration von 10¹&sup7; cm&supmin;³ in einer Tiefe von etwa 7 um zu erzeugen. Es wird vorzugsweise eine epitaxiale Siliciumschicht mit dieser Dicke und Dotierung unter Verwendung herkömmlicher Techniken aufgewachsen. Dann wird ein flacher Graben mit einer Tiefe, die etwa gleich der gewünschten Breite von einer der Bit-/Abtastleitungen 22 und 22' ist, durch bekannte reaktive Ionenätztechniken in einer Umgebung auf Chlorbasis unter Verwendung einer Maskierungsschicht 38 aus Oxid mit etwa 400 nm in das Halbleitersubstrat 26 hineingeätzt. Durch Verwendung bekannter Techniken der chemischen Gasphasenabscheidung wird eine relativ dicke Oxidschicht, vorzugsweise Siliciumdioxid, dotiert mit etwa 1 % Arsen und mit einer Dicke von etwa 150 nm, konform entlang der Seitenwände und dem Boden des flachen Grabens abgeschieden. Dann wird ein bekannter reaktiver Ionenätzprozeß verwendet, um Seitenwandabstandshalter 40 und 40' aus arsendotiertem Oxid, wie in den Fig. 2 und 5 der Zeichnungen gezeigt, zu erzeugen. Wiederum durch Verwendung reaktiver Ionenätztechniken wird der flache Graben bis zu seiner vollen Tiefe als Graben 24, wie er in den Fig. 2 und 5 der Zeichnungen dargestellt ist, weiter geätzt. Eine dünne arsendotierte Oxidschicht (ebenfalls mit etwa 1 % Arsen dotiert) wird mit einer Dicke von etwa 15 nm konform in dem Graben 24 abgeschieden, gefolgt von einem reaktiven Ionenätzvorgang, um die dünne arsendotierte Schicht von der planaren Oberseite des Substrates 26 und von dem Boden des Grabens 24 zu entfernen. Der Graben 24 wird mit einem beliebigen geeigneten Photoresist gefüllt, und unter Verwendung eines beliebigen bekannten Mehrschicht- oder Mehrebenenphotoresist(MLR)-Prozesses, der eine nicht erodierbare Schicht beinhaltet, wird durch einen beliebigen geeigneten Ätzprozeß senkrecht zur Längsachse des Grabens 24 eine tiefe Photoresistlinienstruktur bis zu einer Tiefe geschnitten, die sich bis zu dem Boden des Grabens 24 erstreckt. Diese tiefe Photoresistlinienstruktur wird dazu verwendet, die Speicherknoten 20 und 20' zu definieren, und durch nachfolgendes Wegätzen der freiliegenden dünnen arsendotierten Oxidschicht, z.B. unter Verwendung von verdünntem, gepuffertem Fluorwasserstoff, von den Seitenwänden des Grabens 24 innerhalb der tief geätzten Photoresistlinienstruktur verbleiben diskrete Abschnitte aus arsendotiertem Oxid an den Seitenwänden des Grabens 24 zur Verwendung bei der Bildung der Speicherknoten 20 und 20'. Der Rest des Photoresists, in dem die tiefe Photoresiststruktur erzeugt wurde, wird nun entfernt, und der Graben 24 wird mit einem neuen Photoresist erneut befüllt und gleichmäßig in den Graben 24 hinein bis zu einer für die obere Kante der Speicherknoten 20 und 20' gewünschten Tiefe reaktiv ionengeätzt. Die gesamte dünne arsendotierte Oxidschicht wird dann, wobei die obere Kante der Speicherknoten 20 und 20' durch die Höhe dieses neuen Photoresists definiert ist, von den oberen Teilen der Seitenwände des Grabens 24 unter Verwendung eines beliebigen geeigneten Naßätzmittels entfernt. Da die Seitenwandabstandshalter 40 und 40' aus arsendotiertem Oxid viel dicker als die dünne arsendotierte Oxidschicht sind, bleiben die Abstandshalter 40 und 40' beim Ätzen der dünnen arsendotierten Oxidschicht im wesentlichen ungestört. Das neue Photoresist wird dann von dem Graben 24 abgelöst oder entfernt, und das Arsen wird von der dünnen arsendotierten Oxidschicht und von den dikken Seitenwandabstandshaltern 40 und 40' durch einen beliebigen geeigneten Eindiffusionsprozeß in das Halbleitersubstrat 26 eingebracht, um die Speicherknoten 20 und 20' und die Bit-/Abtastleitungen 22 beziehungsweise 22' zu erzeugen. Danach wird die dünne dotierte Oxidschicht von den Seitenwänden des Grabens 24 abgelöst, und die dünnen isolierenden Schichten 32, 32' und 34 werden konform innerhalb des Grabens 24 durch sequentielles Aufbringen sehr dünner Schichten aus Siliciumdioxid, Siliciumnitrid und Siliciumdioxid abgeschieden, wobei die Schichten 32 und 32' als Dielektrikum für die Speicherkondensatoren 16 und 16' fungieren.
• Der Graben 24 wird dann mit doti&rtem Polysilicium gefüllt und durch chemisch-mechanisches Polieren planarisiert, und das Polysilicium wird bis zu einer geeigneten Tiefe innerhalb des Grabens 24 geätzt, um die Oberseite der leitfähigen Plattenelektrode 18 auf einer Höhe etwas unterhalb der Oberkante der Speicherknoten 20 und 20' einzustellen, wie in Fig. 2 der Zeichnungen gezeigt. Um eine elektrische Kontaktfläche für die leitfähige Plattenelektrode 18 bereit zustellen, wird ein Teil des Grabens 24 vor der Durchführung des letzten Ätzschrittes maskiert. Die Oberseite der leitfähigen Plattenelektrode 18 wird dann mit der Isolationsschicht 36 bedeckt, die durch einen beliebigen bekannten Oxidationsprozeß auf der leitfähigen Plattenelektrode 18 aus Polysilicium geeignet aufgewachsen werden kann, wobei die Dicke der isolierenden Schicht 38 auf der Oberfläche des Substrates 26 vergrößert wird.
• Die Abschnitte der dünnen isolierenden Schichten 32 und 32', die sich über der Isolationsschicht 36 erstrecken, werden nun durch Anwenden eines beliebigen geeigneten Naßätzprozesses entfernt, und neue dünne isolierende Schichten 30 und 30' werden aufgebracht, die als Gate-Dielektrikum der Transistoren 12 und 12' fungieren. Es können jedoch auch, wenn gewünscht, die ausgedehnten dünnen isolierenden Schichten 32 und 32' als Gate-Dielektrikum der Transistoren 12 und 12' verwendet werden. Das Gate 14 der Transistoren 12 und 12' und die Wortleitungen 28 und 28A werden nun durch erneute Deposition von dotiertem Polysilicium in den Graben 24 und auf die obere oder Hauptoberfläche des Halbleitersubstrates 26 und anschließendes Drucken und Atzen des Polysiliciums in parallele Streifen, die senkrecht zur Längsachse des Grabens 24 angeordnet sind, wie deutlicher in Fig. 2 der Zeichnungen gezeigt ist, gefertigt. Wenn bevorzugt, können die Wortleitungen 28 und 28A, wie obenstehend angegeben, zweifache oder mehrfache Schichten aus leitfähigem Material umfassen, um höher leitfähige Wortleitungen 28 und 28A bereitzustellen. In diesem Fall wird nach der Abscheidung des Polysiliciums als Polysiliciumschicht 28' mit einer Dicke von etwa 400 nm für die Wortleitungen 28 und 28A und vor dem Ätzen eine Schicht aus Wolframsilicid oder Titansilicid mit einer Dicke von etwa 100 nm über der Polysiliciumschicht 28' aufgebracht, um eine leitfähigere Schicht 28" in den Wortleitungen 28 und 28A zu bilden, wie in den Fig. 2 und 6 der Zeichnungen gezeigt. Dann wird ein Polyimid oder ein aufschmelzbares isolierendes Material, wie Borphosphorsilicatglas, dafür verwendet, die Hohlräume in dem Graben 24 zwischen den Wortleitungen 28 und 28A zu füllen, und wird planarisiert. Dieses letztere isolierende Material kann außerdem dazu verwendet werden, die Wortleitungen 28 und 28A mit einer etwa 500 nm dicken Schicht zu bedecken. Falls es notwendig ist, können eine Metallschicht auf einer ersten Ebene, eine passivierende Schicht und eine Metallschicht auf einer zweiten Ebene oben auf der resultierenden Struktur in der üblichen Weise erzeugt werden, um geeignete elektrische Verbindungen zu den verschiedenen Elementen des Speichers bereitzustellen.
• Es ist zu erwähnen, daß nach der Bildung der Seitenwandabstandshalter 40 und 40' aus arsendotiertem Oxid eine geeignete Maske benötigt wird, um die dotierten Seitenwandabstandshalter an den Enden des Grabens 24 zu entfernen, um die Bit-/Abtastleitungen 22 und 22' voneinander zu trennen. Überdies wird eine weitere Maske nach der Bildung der Seitenwandabstandshalter 40 und 40' aus arsendotiertem Oxid benötigt, um einen mit den Bit-/Abtastleitungen 22 und 22' elektrisch verbundenen, ausgedehnten ionenimplantierten Bereich zu definieren, der als Kontaktfläche für die Bit-/Abtastleitungen 22 und 22' an den Enden derselben dient. Gemäß den Lehren dieser Erfindung ist ohne weiteres ersichtlich, daß eine verbesserte Speicherzelle in einer vertikalen Struktur innerhalb eines Halbleitersubstrates bereitgestellt wurde, wobei dadurch, daß die Schaltmittel und die Bit-/Abtastleitung der Zelle innerhalb eines Grabens oder einer Vertiefung der Speichermittel gebildet werden, ein sehr kleines Substratoberflächengebiet für die Zelle erforderlich ist, d.h. lediglich zwei Lithographiequadrate, wobei die Wortleitung auf der Oberfläche des Halbleitersubstrats angeordnet ist und senkrecht zur Längsachse des Grabens oder der Bit-/Abtastleitung liegt. Durch die Anordnung der Wortleitung auf der Oberfläche des Halbleitersubstrats sind ihre Abmessungen nicht den Einschränkungen unterworfen, denen sie unterliegen würde, wenn sie sich innerhalb eines kleinen Grabens, wie dem Graben 24, befinden würde, und daher kann die Wortleitung einfacher als dicke, hochleitfähige Leitung hergestellt werden. Diese Anordnung ist besonders in Speichern von Bedeutung, da die Wortleitungen in einer Speichermatrix sehr lang und üblicherweise beträchtlich länger als die Länge der Bit-/Abtastleitungen sind. Demgemäß ist es für Hochgeschwindigkeitsspeicher wichtig, Wortleitungen mit einem Widerstand bereitzustellen, der so niedrig wie möglich ist.
• Ein weiterer Vorteil des sehr dichten Speichers der vorliegenden Erfindung besteht darin, daß die kapazitive Kopplung zwischen den Bit-/Abtastleitungen minimiert ist, da das dotierte Halbleitersubstrat 26 und die Wortleitungsanordnungen einen signifikanten Abschirmeffekt aufrechthalten, der durch andere dichte Layouts, wie dasjenige, das in der obenstehend zitierten, in üblicher Weise übertragenen US-A-4 769 786 gezeigt ist, nicht bereitgestellt wird, was zu einem verbesserten Signal/Rausch-Verhältnis führt.
• Des weiteren ist gemäß den Lehren dieser Erfindung ersichtlich, daß eine Zweiquadrat-Speicherzelle mit hoher Dichte in einer Speichermatrix mit einer hochleitfähigen Wortleitung bereitgestellt wurde, die einfache, bekannte Prozeßschritte verwendet. Zum Beispiel erfordert der verwendete Prozeß keine Bildung von dicken Oxidschichten tief innerhalb der kleinen Gräben, da, wie obenstehend beschrieben, lediglich dünne isolierende Schichten in den unteren Bereichen der Gräben benötigt werden.
• Wenngleich die Erfindung insbesondere unter Bezugnahme auf bevorzugte Ausführungsformen derselben gezeigt und beschrieben wurde, versteht es sich für einen Fachmann, daß verschiedene Änderungen in Form und Details durchgeführt werden können, ohne vom Umfang der Erfindung abzuweichen.

Claims (8)

1. Speicher mit einem Halbleitersubstrat (26), das eine Hauptoberfläche und wenigstens einen Graben (24) mit einer Längsachse aufweist, und des weiteren mit wenigstens einem auf einer gegebenen Hauptseitenwand des Grabens angeordneten Speicherkondensator (16) sowie einem auf der gegebenen Hauptseitenwand des Grabens (24) angeordneten Feldeffekttransistor (10) zum Laden des Speicherkondensators (16) mit einer Gate-Elektrode (14) und einem Kanal (30), der sich an der gegebenen Hauptseitenwand des Grabens befindet und sich zwischen zwei Elektroden (20, 22) erstreckt, die als Drain und Source dienen, wobei sich das Material der Gate-Elektrode (14) in den Graben (24) hinein erstreckt,

wobei der Speicherkondensator (16) eine erste, durch einen Speicherknoten (20) dargestellte Plattenelektrode, die in die gegebene Hauptseitenwand des Grabens (24) eindiffundiert und mit einer (20) der beiden Elektroden, die als Drain und Source des Feldeffekttransistors (10) dienen, elektrisch verbunden ist, eine zweite, aus leitfähigem Material gefertigte Plattenelektrode (18), die im Inneren des Grabens aufgebracht ist, sowie eine isolierende Schicht (52) beinhaltet, um die erste und die zweite Plattenelektrode elektrisch zu trennen,

dadurch gekennzeichnet,

daß ein langgestrecktes, stromführendes Element (22) parallel zu der Längsachse des Grabens (24) angeordnet und mit der anderen Elektrode (22) der beiden Elektroden, die als Drain und Source des Feldeffekttransistors (10) dienen, elektrisch verbunden ist, und

daß sich eine elektrische Leiterbahn (28) von der Gate- Elektrode (14) in eine Richtung orthogonal zu der Längsachse des Grabens (24) erstreckt.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die elektrische Leiterbahn (28) und die Gate-Elektrode (14) integral gebildet sind und aus dem gleichen Material bestehen.

3. Speicher nach Anspruch 1 oder 2, gekennzeichnet durch eine isolierende Schicht (36), die zwischen dem leitfähigen Material für die zweite Plattenelektrode (18) des Speicherkondensators (16) und den Gate-Elektroden (14) angeordnet ist.

4. Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Material für die zweite Plattenelektrode (18) dotiertes Polysilicium beinhaltet.

5. Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die elektrischen Leiterbahnen (28) dotiertes Polysilicium beinhalten.

6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die elektrischen Leiterbahnen (28) Silicid enthalten.

7. Speicher nach einem der Ansprüche 1 bis 6,

dadurch gekennzeichnet,

daß er eine Matrix aus Speicherzellen enthält, die jeweils aus den Speicherkondensatoren (16) und den zugehörigen Feldeffekttransistoren (10) bestehen, die in einer Mehrzahl von Gräben (24) angeordnet und mit zugehörigen elektrischen Leiterbahnen (28) und langgestreckten stromführenden Elementen (22) verbunden sind, wobei die elektrischen Leiterbahnen (28) und die langgestreckten stromführenden Elemente (22) mit den Ausgängen von Bitleitungsdecodern und Wortleitungsdecodern verbunden sind.

8. Speicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß an beiden Seitenwänden eines Grabens Speicherkondensatoren (16) mit zugehörigen Feldeffekttransistoren (10) vorgesehen sind.