DE19726069A1 - Halbleitereinrichtung und zugehöriges Herstellungsverfahren - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf Halbleitereinrichtungen und das zugehörige Herstellungsverfahren, und im besonderen auf eine Halbleitereinrichtung wie zum Beispiel ein dynamischer Speicher für wahlfreien Zugriff (weiter unten bezeichnet als "DRAM"), in dem ein Kondensator zur Ansammlung von Ladungen als Information ohne Schwierigkeit gebildet werden kann und ein Verfahren zur Herstellung einer solchen Einrichtung.

In den vergangenen Jahren gibt es mit der bemerkenswerten Verbreitung von Informationsausrüstungen wie zum Beispiel der Computergeräte eine stark ansteigende Nachfrage nach Halbleitereinrichtungen. Von einem funktionellen Blickwinkel aus werden Geräte nachgefragt, die eine größere Speicherkapazität besitzen und hohe Betriebsgeschwindigkeiten aufweisen. Um diese Anforderungen zu erfüllen, sind technologische Entwicklungen im Gange, die mit Halbleitereinrichtungen zusammenhängen, welche eine höhere Integrationsdichte, eine schnellere Zugriffszeit und eine höhere Betriebssicherheit bzw. Zuverlässigkeit aufweisen.

Unter den Halbleiter-Speichereinrichtungen erlaubt der DRAM eine wahlfreie Eingabe/Ausgabe von Speicherinformation. Der DRAM beinhaltet allgemein ein Speicherzellenfeld, einen Speicherbereich zur Ansammlung einer Vielzahl von Stücken der Speicherinformation und eine periphere Schaltungsanordnung, die für die Eingabe/Ausgabe von/nach außen nötig ist.

Fig. 11 ist ein Blockdiagramm, das die Konfiguration eines allgemeinen DRAM zeigt. Bezug nehmend auf Fig. 11 beinhaltet ein DRAM 150 eine Speicherzellenanordnung (Speicherzellenfeld) 151 zur Ansammlung eines Datensignals, das die Speicherinformation repräsentiert, einen Zeilen/Spalten-Adreßpuffer 152 zum Empfang eines extern angelegten Adreßsignals für die Auswahl einer Speicherzelle, die eine Einheit eines Speicherschaltkreises bildet, einen Zeilendecodierer 153 und einen Spaltendecodierer zur Bestimmung der Speicherzelle durch Decodieren des Adreßsignals, einen Lese-Auffrisch-Verstärker 155 zur Verstärkung und zum Lesen eines Signals, das in der bestimmten Speicherzelle gesammelt wurde, einen Dateneingabe-Puffer 156 und einen Datenausgabe-Puffer 157 zur Eingabe/Ausgabe der Daten und einen Taktimpulsgenerator 158 zur Erzeugung eines Taktsignals. Die Speicherzellenanordnung 151, welche ein großes Gebiet auf dem Halbleiterchip einnimmt, besitzt eine Vielzahl von Speicherzellen, welche in einer Matrix angeordnet sind und von denen jede einzelne eine Einheitsspeicherinformation sammelt.

Fig. 12 ist ein Diagramm, das eine Schaltung zeigt, die äquivalent zu Speicherzellen für 4 Bits in der Speicherzellenanordnung ist. Bezug nehmend auf Fig. 12 beinhaltet eine Speicherzelle eine Bitleitung 214, einen MOS (Metal-Oxide-Semiconductor = Metall-Oxid- Halbleiter) Transistor 215, einen Kondensator 216, dessen eine Elektrode mit dem MOS- Transistor 215 verbunden ist, und eine Wortleitung 217. Die Information ist im Kondensator 216 als Ladung gesammelt. Jede Speicherzelle, die in Fig. 12 gezeigt wird, ist eine Speicherzelle des sogenannten Ein-Transistor-ein-Kondensator-Typs, die von einem einzigen MOS Transistor 215 und einem einzigen Kondensator 216, die miteinander verbunden sind, gebildet wird. Die Speicherzelle dieses Typs ist wegen ihrer einfachen Struktur vorteilhaft bei der Vergrößerung der Integrationsdichte der Speicherzellenanordnung und wird häufig in einem DRAM verwendet, der eine hohe Kapazität erfordert.

Inzwischen erfordern höhere Integrationsdichten von Halbleitereinrichtungen eine höhere Integrationsdichte einer Speicherzellenanordnung, welche ebenfalls einen großen Platz in einer Halbleitereinrichtung beansprucht. Um die Speicherzellenanordnung zu verkleinern, sollte auch ein Teil der Speicherzelle, der den Kondensator bildet, in seiner Größe reduziert werden. Eine Verkleinerung eines Kondensators in seiner Größe reduziert jedoch die Menge an Ladung, die als Information im Kondensator gesammelt werden soll (die Ladungsmenge, die in einer 1 Bit Speicherzelle gesammelt wird).

Falls die Ladungsmenge, die in einer 1 Bit-Speicherzelle gesammelt werden soll, kleiner ist als ein fester Wert, wird der Betrieb des DRAM als Speichereinrichtung instabil, was zu einer verringerten Zuverlässigkeit führt. Zu diesem Zwecke wurden Versuche in Betracht gezogen, die Fläche der Oberfläche der Elektrode eines Kondensators weiter zu vergrößern.

Eine Halbleiter-Speichereinrichtung und ein zugehöriges Herstellungsverfahren, welche in der Japanischen Offenlegungsschrift Nr. 6-310672 beschrieben werden, werden zur Illustration beschrieben.

Fig. 13 zeigt einen Querschnitt einer Speicherzelle in einem DRAM der beschriebenen Art. Bezug nehmend auf Fig. 13, ist ein Paar von Diffusionsschichten 112 und 113 des n⁺- Typs, die Source/Drain-Bereiche eines NMOS-Transistors, in einem p-Typ-Substrat 111 gebildet. Ein Feld-Oxidfilm 119 ist ausgebildet, um den NMOS-Transistor von einem anderen MOS-Transistor elektrisch zu trennen. Zwischen dem Paar von Diffusionsschichten 112 und 113 des n⁺-Typs auf dem p-Substrat 111 ist ein Gate (Wortleitung) 115 ausgebildet, begraben über einem Gate-Oxidfilm unter einem Polysiliziumfilm.

Eine untere Kondensatorelektrode ist aus Polysiliziumfilmen 132 und 133 gebildet, und der Polysiliziumfilm 133 ist elektrisch verbunden mit der Diffusionsschicht 112 des n⁺-Typs. Ein Polysiliziumfilm 118, der eine obere Kondensatorelektrode bildet, ist auf dem Polysiliziumfilm 133 mit einem dünnen Film 117 zwischen den beiden ausgebildet, wobei der Film 117 eine hohe Dielektrizitätskonstante besitzt. Ein Isolierfilm 121 ist auf dem Substrat einschließlich dem Kondensator aufgebracht. Eine Bitleitung 122, die mit der Diffusionsschicht 113 des n⁺-Typs elektrisch verbunden ist, ist ausgebildet.

In der oben beschriebenen Speicherzelle können der äußere periphere Teil A des Polysiliziumfilms 133, der der unteren Elektrode des Kondensators entspricht, und eine seitliche Oberfläche der Ausnehmung D, der in der Nachbarschaft des Zentrums des Polysiliziumfilms 133 ausgebildet ist, die Fläche der Oberfläche der Kondensatorelektrode weiter vergrößern. So wird die Kapazität zur Ansammlung von Ladung im Kondensator gesichert und der Betrieb des DRAM kann stabilisiert werden.

Nun wird die oben beschriebene Halbleiterspeichereinrichtung und das zugehörige Herstellungsverfahren unter Bezugnahme auf die beiliegenden Figuren beschrieben werden.

Bezug nehmend auf Fig. 14, ist der Feld-Oxidfilm 119, das Paar von Diffusionsschichten 112 und 113 des n⁺-Typs und die Wortleitung 115, die als Gateelektrode funktioniert, auf einem p-Typ-Substrat 111 ausgebildet. Dann wird eine Zwischenschicht- Isolierschicht (im folgenden auch isolierender Film genannt) 114 aus einem Siliziumoxidfilm, der ungefähr 3000×10^-10 m dick ist, mittels Niedrigdruck-CVD geformt. Bezug nehmend auf Fig. 15 ist ein Siliziumnitridfilm 131, der ungefähr 500×10^-10 m dick ist, mittels Niedrigdruck CVD auf dem isolierenden Film 114 gebildet. Bezug nehmend auf Fig. 16, ist ein Polysiliziumfilm 132, der ungefähr 6000×10^-10 m dick ist, auf dem Siliziumnitridfilm 131 mittels Niedrigdruck- CVD gebildet. Anisotropes Ätzen wird dann ausgeführt, um ein zentrales Loch C zu formen und damit eine Oberfläche des Siliziumnitridfilms 131 freizulegen.

Bezug nehmend auf Fig. 17 wird ein Siliziumoxidfilm, der ungefähr 3000×10^-10 m dick ist, auf dem Polysiliziumfilm 132 einschließlich dem zentralen Loch C mittels CVD bei Atmosphärendruck gebildet. Der Siliziumoxidfilm wird insgesamt rückgeätzt und ein Seitenwand-Abstandshalter 135 wird nur auf der inneren Wand des zentralen Lochs C gebildet.

Bezug nehmend auf Fig. 18 wird unter Verwendung von Seitenwand-Abstandshalter 135 und dem Polysiliziumfilm 132 als Maske ein Kontaktloch D geformt durch einen selbstabgleichenden Kontaktprozeß. Bezug nehmend auf Fig. 19 wird ein naßchemisches Ätzen mit Flußsäure ausgeführt, um ausschließlich den Seitenwand-Abstandshalter zu entfernen, wobei der Siliziumnitridfilm 131 bleibt.

Bezug nehmend auf Fig. 20 wird ein 500×10^-10 in dicker Polysiliziumfilm 133 auf dem Polysiliziumfilm 132 mittels Niedrigdruck-CVD gebildet. Danach werden die Polysiliziumfilme 132 und 133 einem anisotropen Ätzen unterzogen, um die untere Elektrode 116 des Kondensators in einer vorgeschriebenen Form zu bilden.

Bezug nehmend auf Fig. 13 wird ein Siliziumnitridfilm auf dem Polysiliziumfilm 133 mittels Niedrigdruck-CVD geformt. Der Siliziumnitridfilm wird oxidiert, um den dünnen Film 117, der eine hohe Dielektrizitätskonstante besitzt, zu bilden. Der Polysiliziumfilm 118, der die obere Kondensator-Elektrode bilden soll, wird über dem dünnen Film 117 geformt. Ein Isolierfilm 121 wird gebildet, um den Polysiliziumfilm 118 zu bedecken. Die Bitleitung 122 wird auf dem isolierenden Film 121 ausgebildet. Die Bitleitung 122 wird elektrisch verbunden mit der Diffusionsschicht 113 des n⁺-Typs. Durch diese Schritte wird die Speicherzelle im DRAM hergestellt.

Die Druckschrift offenbart, daß gemäß des Verfahrens das Kontaktloch 134 durch den selbstabgleichenden Kontaktprozeß erzeugt wird, wobei als Maske der Seitenwand- Abstandshalter 135 und der Siliziumnitridfilm 131 im Schritt, der in Fig. 18 gezeigt wird, verwendet wird, und daß daher das Kontaktloch 134 an einer optimalen Position gebildet werden kann.

In den neuesten Halbleitereinrichtungen werden jedoch sogar höhere Integrationsdichten verlangt. Um diese Anforderung zu erfüllen wurde vorgeschlagen, einen Speicherknoten, der die untere Elektrode eines Kondensators sein soll, dicker zu bilden, wobei ein Kondensator mit einem Speicherknoten, der eine vergrößerte Fläche der Seitenoberfläche aufweist, entsteht. In der Halbleitereinrichtung, die einen solchen dick ausgebildeten Speicherknoten aufweist (unten bezeichnet als "Dickfilm-Speicherknoten"), muß ein Kontaktloch mit einem hohen Geometrieverhältnis gebildet werden, um eine Leitung, die auf dem Dickfilm-Speicherknoten gebildet wird, und eine Halbleitereinrichtung, wie z. B. ein Transistor, der unter dem Dickfilm- Speicherknoten liegt, elektrisch zu verbinden. Genauer ausgedrückt, das Verhältnis des Durchmessers des Kontaktlochs im Vergleich zur Tiefe muß groß genug sein. Das Bilden eines solchen Kontaktloches ist schwierig. Um die Bitleitung 122 und die Diffusionsschicht 113 des n⁺-Typs, die in Fig. 13 gezeigt werden, elektrisch zu verbinden, muß zum Beispiel ein tiefes Kontaktloch zur Verfügung gestellt werden.

Um dies zu vermeiden, wird die Bitleitung 122 unter dem Kondensator gebildet. Der Siliziumoxidfilm 114 muß daher noch dicker sein, um die Bitleitung 122 einzubetten. In diesem Fall wird im Schritt, der in Fig. 18 gezeigt ist, die Entfernung von der oberen Oberfläche des Polysiliziumfilms 132 zur Oberfläche der Diffusionsschicht 112 des n⁺-Typs vergrößert. Falls der Kontakt-Durchmesser des Kontaktloches 134 0.3 µm beträgt, muß das Geometrieverhältnis des Kontaktloches ungefähr 6 oder mehr betragen, um eine Öffnung der oberen Oberfläche des Polysiliziumfilms 132 zur Oberfläche der Diffusionsschicht 112 des n⁺-Typs zu bilden. Solch ein Kontaktloch ist sehr schwierig zu formen.

Das herkömmliche Verfahren der Herstellung einer Halbleitereinrichtung führt auch zu dem folgenden Problem. Im Schritt in Fig. 19 wird die Zwischenschicht 114 aus einem Siliziumoxidfilm, der sich unter dem Siliziumnitridfilm 131 befindet, manchmal geätzt während der Abtragung des Seitenwand-Abstandshalters eines Siliziumoxidfilms mittels naßchemischem Ätzen, bei der der darunter liegende Siliziumnitridfilm 131 belassen wird. Genauer gesagt kann trotz unterschiedlicher Bildungsprozesse - der Seitenwand-Abstandshalter und der isolierende Zwischenschicht-Film 114 sind beide aus einem Siliziumoxidfilm gemacht - der isolierende Zwischenschicht-Film 114 gleichzeitig mit dem Ätzen des Seitenwand-Abstandshalters geätzt werden. In einem solchen Fall steht ein Teil des Siliziumnitridfilms 131 wie ein Dachvorsprung an der Seitenoberfläche des Kontaktloches hervor. Falls der Polysiliziumfilm 133, der in Fig. 20 gezeigt wird, in diesem Stadium aufgebracht wird, hält der Dachvorsprung den Polysiliziumfilm 133 davon ab, die innere Oberfläche des Kontaktloches 134 gut zu bedecken, und der Polysiliziumfilm 133 und die Diffusionsschicht 112 des n⁺-Typs können manchmal nicht gut elektrisch verbunden werden.

Die vorliegende Erfindung richtet sich auf eine Lösung eines solchen Problems, und es ist eine Aufgabe der Erfindung, eine Halbleitereinrichtung anzugeben, die eine gute elektrische Charakteristik durch Erreichen einer guten elektrischen Verbindung zwischen dem Kondensator und dem Transistor aufweist, und ein Verfahren zur Herstellung einer solchen Halbleitereinrichtung anzugeben.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung nach Anspruch 1 bzw. ein Verfahren nach Anspruch 5.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Eine Halbleitereinrichtung beinhaltet in einem ersten Aspekt der Erfindung eine leitende Schicht, eine isolierende Schicht, einen säulenformigen, leitenden Korpusabschnitt, eine untere Elektrode und eine obere Elektrode. Die leitende Schicht ist auf einer Hauptoberfläche eines Halbleitersubstrats gebildet. Der isolierende Film ist auf der Hauptoberfläche der Halbleitersubstrats einschließlich der leitenden Schicht gebildet. Der säulenförmige leitende Korpusabschnitt ist aus einem leitenden Korpus gebildet, der ein Kontaktloch füllt, das im isolierenden Film vorgesehen ist, um eine Oberfläche der leitenden Schicht freizulegen, und zwar so, daß nicht das obere Ende des Kontaktloches überschritten wird. Die untere Elektrode beinhaltet einen ersten leitenden Korpusabschnitt und einen zweiten leitenden Korpusabschnitt. Die obere Elektrode beinhaltet einen dritten leitenden Korpusabschnitt. Der erste leitende Korpusabschnitt ist in einem vorgeschriebenen Bereich auf dem isolierenden Film einschließlich eines oberen Teils des Kontaktloches gebildet und hat einen Öffnungsabschnitt, um mindestens eine obere Endoberfläche des säulenformigen leitenden Korpusabschnitts freizulegen. Der zweite leitende Korpusabschnitt ist in dem Öffnungsbereich ausgebildet, auf der Seitenoberfläche der Öffnung, auf der Oberfläche des isolierenden Films, auf der oberen Endoberfläche des säulenförmigen leitenden Korpusabschnitts und auf einer oberen Oberfläche des ersten leitenden Korpusabschnitts und verbindet elektrisch den säulenformigen leitenden Korpusabschnitt und den ersten leitenden Korpusabschnitt. Der dritte leitende Korpusabschnitt ist auf der Oberfläche der unteren Elektrode mit einem dielektrischen Film, der dazwischen gesetzt ist, gebildet.

In dieser Struktur ist die untere Elektrode einschließlich des ersten und zweiten leitenden Korpusabschnitts, in der der erste leitende Korpusabschnitt elektrisch verbunden ist mit dem säulenformigen leitenden Korpusabschnitt durch den zweiten leitenden Korpusabschnitt, elektrisch verbunden mit der leitenden Schicht durch den säulenformigen leitenden Korpusabschnitt. Der säulenformige leitende Korpusabschnitt, der mit der leitenden Schicht in Verbindung steht, wird innerhalb des Kontaktloches im isolierenden Film gebildet. Der zweite leitende Korpusabschnitt wird gebildet, um den Öffnungsabschnitt zu bedecken, der im ersten leitenden Korpusabschnitt entsteht und mindestens die obere Endoberfläche des säulenformigen leitenden Korpusabschnitts freilegt. Daher hat der Öffnungsteil eine Tiefe, die ungefähr genauso groß ist wie die Dicke des ersten leitenden Korpusabschnitts, und kann ohne Schwierigkeit gebildet werden. Als Folge kann eine Halbleitereinrichtung mit einer guten elektrischen Verbindung zwischen der unteren Elektrode und der leitenden Schicht ohne Schwierigkeit gebildet werden, was zu einer Verbesserung in der elektrischen Charakteristik führt.

Vorzugsweise hat die Halbleitereinrichtung außerdem einen Bereich eines ersten Leitungstyps, ein Paar von Dotierungsbereichen eines zweiten Leitungstyps und eine Gateelektrode. Der Bereich des ersten Leitungstyps wird in der Hauptoberfläche des Halbleitersubstrats gebildet. Das Paar von Dotierungsbereichen des zweiten Leitungstyps wird in einer vorgeschriebenen Entfernung voneinander in dem Bereich des ersten Leitungstyps geformt. Die Gateelektrode wird auf dem Bereich des ersten Leitungstyps zwischen dem Paar von Dotierungsbereichen mit einem Film dazwischen, der das Gate isoliert, aufgebracht. Die leitende Schicht schließt eine der zwei Dotierungsbereiche ein.

Die Gateelektrode und das Paar von Dotierungsbereichen werden zusammengeschlossen, um einen einzelnen Transistor zu bilden. Eine Ein-Transistor-ein-Kondensator-Speicherzelle wird so geformt.

Noch bevorzugter ist der Öffnungsabschnitt so ausgebildet, daß der erste leitende Korpusabschnitt in zwei Teile getrennt wird.

Daher kann, falls der Designmaßstab verkleinert werden soll, um Halbleitereinrichtungen mit einer höheren Dichte zu produzieren, die Größe der unteren Elektrode reduziert werden während die Öffnungsdurchmesser des Öffnungsabschnitts und des Kontaktloches noch beibehalten werden. In anderen Worten, falls die Größe der unteren Elektrode so verkleinert wird, daß der Öffnungsdurchmesser des Öffnungsabschnitts verhältnismäßig vergrößert wird und die untere Elektrode in zwei geteilt wird mit dem Öffnungsabschnitt dazwischen, kann eine gute elektrische Verbindung zwischen der unteren Elektrode und der leitenden Schicht erreicht werden. Als Folge kann eine Halbleitereinrichtung mit einer guten elektrischen Charakteristik gebaut werden.

Außerdem ist es vorzuziehen, wenn der zweite leitende Korpusabschnitt feine Unregelmäßigkeiten auf der Oberfläche hat.

Daher wächst die Fläche der Oberfläche des zweiten leitenden Korpusabschnitts weiter an und eine größere Menge von Ladungen kann gesammelt werden zwischen der unteren Elektrode und der oberen Elektrode. Als Folge können die elektrischen Charakteristika, wie z. B. die Speicherhalteeigenschaft der Halbleitereinrichtung noch mehr verbessert werden.

Ein Verfahren, eine Halbleitereinrichtung herzustellen, schließt in einem zweiten Aspekt der Erfindung folgende Schritte ein. Eine erste leitende Schicht wird auf einer Hauptoberfläche eines Halbleitersubstrats gebildet. Ein isolierender Film wird auf der Hauptoberfläche geformt, so daß die erste leitende Schicht bedeckt ist. Ein Kontaktloch wird im isolierenden Film geformt, um die Oberfläche der ersten leitenden Schicht freizulegen. Eine zweite leitende Schicht wird in einem vorgeschriebenen Bereich auf dem isolierenden Film gebildet einschließlich der Innenseite des Kontaktloches. Ein Öffnungsabschnitt wird in der zweiten leitenden Schicht gebildet, um eine Oberfläche des isolierenden Films freizulegen und eine obere Endoberfläche der zweiten leitenden Schicht, die innerhalb des Kontaktloches unterhalb der Oberfläche des isolierenden Films gebildet wird, freizulegen. Eine dritte leitende Schicht wird auf der Seitenfläche des Öffnungsabschnitts, der Oberfläche des isolierenden Films, der oberen Endoberfläche der zweiten leitenden Schicht und der oberen Oberfläche der zweiten leitenden Schicht aufgebracht. Eine vierte leitende Schicht wird auf der zweiten und dritten leitenden Schicht gebildet mit einem dielektrischen Film dazwischen.

In dieser Struktur füllt während des Bildens der zweiten leitenden Schicht auf dem isolierenden Film die zweite leitende Schicht auch das Kontaktloch. Die dritte leitende Schicht bedeckt die Innenseite des Öffnungsabschnitts, der die obere Endoberfläche der zweiten leitenden Schicht freilegt, welche das Kontaktloch in der zweiten leitenden Schicht auf dem isolierenden Film füllt. Die Tiefe der Öffnung muß nur virtuell gleich sein der Dicke der zweiten leitenden Schicht auf dem isolierenden Film. Daher ist es nicht nötig, einen relativ tiefen Öffnungsabschnitt zu bilden, was die Erzeugung des Öffnungsabschnitts erleichtert. Die zweite leitende Schicht auf dem isolierenden Film ist mit der zweiten leitenden Schicht innerhalb des Kontaktloches, das im isolierenden Film gebildet wurde, über die dritte leitende Schicht elektrisch verbunden, und die zweite leitende Schicht innerhalb des Kontaktloches ist elektrisch verbunden mit der ersten leitenden Schicht. Als Folge kann eine Halbleitereinrichtung mit einer guten elektrischen Verbindung zwischen der ersten leitenden Schicht und der zweiten und dritten leitenden Schicht ohne Schwierigkeiten gebildet werden.

Der Schritt der Bildens des Öffnungsabschnitts schließt vorzugsweise einen Schritt der Teilung der zweiten leitenden Schicht in zwei Teile ein.

Daher kann der Öffnungsabschnitt, falls eine vorgeschriebene Größe der zweiten leitenden Schicht verringert wird, um Halbleitereinrichtungen mit einer höheren Dichte zu bauen, ohne eine Verkleinerung seines Durchmessers und des Durchmessers des Kontaktloches gebildet werden. Genauer gesagt wird der Durchmesser des Öffnungsabschnitts im Verhältnis größer sein als die vorgeschriebene Größe der zweiten leitenden Schicht und die zweite leitende Schicht wird in zwei Teile geteilt mit dem Öffnungsabschnitt dazwischen. Die so in zwei Teile getrennte zweite leitende Schicht ist elektrisch verbunden mit der ersten leitenden Schicht über die dritte leitende Schicht. So kann die Halbleitereinrichtung unter der Notwendigkeit einer höheren Dichte ohne Schwierigkeiten gebaut werden.

Das Herstellungsverfahren schließt ferner vorzugsweise folgende Schritte ein. Ein Bereich eines ersten Leitungstyps wird auf einer Hauptoberfläche eines Halbleitersubstrats gebildet. Ein Paar von Dotierungsbereichen eines zweiten Leitungstyps werden in einer vorgeschriebenen Entfernung voneinander in dem Bereich des ersten Leitungstyps gebildet. Eine Gateelektrode wird auf dem Bereich des ersten Leitungstyps zwischen dem Paar von Dotierungsbereichen mit einem das Gate isolierenden Film dazwischen aufgebracht. Ein isolierender Film wird auf der Hauptoberfläche gebildet um die Gateelektrode zu bedecken.

So wird durch die Erzeugung der Gateelektrode und des Paares von Dotierungsbereichen ein einzelner Transistor gebildet. Als Folge kann eine Speicherzelle, die einen Transistor und einen Kondensator einschließt, gebildet werden.

Außerdem ist es vorzuziehen, wenn der Schritt des Bildens der dritten leitenden Schicht einen Schritt des Bildens eines Polysiliziumfilms, der feine Unregelmäßigkeiten aufweist, einschließt.

Die Fläche der Oberfläche der dritten leitenden Schicht wird so vergrößert und eine größere Menge von Ladung kann zwischen der dritten leitenden Schicht und der vierten leitenden Schicht gesammelt werden. Als Folge können die elektrischen Charakteristika, wie die Speicherhalteeigenschaft der Halbleitereinrichtung weiter verbessert werden.

Der Schritt des Bildens der zweiten leitenden Schicht schließt vorzugsweise einen Schritt des Bildens eines Polysiliziumfilmes, der mit Phosphor dotiert ist, ein. So wird der elektrische Widerstand der zweiten leitenden Schicht erniedrigt, wobei die Betriebscharakteristik der Halbleitereinrichtung verbessert wird.

Die oben genannten und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden offenbarer von der folgenden detaillierten Beschreibung der vorliegenden Erfindung in Verbindung mit den beigefügten Zeichnungen.

Fig. 1 ist eine Querschnittsansicht, die eine Halbleitereinrichtung zeigt gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 ist eine Querschnittsansicht, die einen Schritt in einem Verfahren zu Herstellung der Halbleitereinrichtung gemäß der Ausführungsform zeigt; die Fig. 3 bis 8 sind Querschnittsansichten, die aufeinanderfolgend die Schritte, die dem Schritt in Fig. 2 folgen, zeigen gemäß der Ausführungsform;

Fig. 9 ist eine Draufsicht, die eine Halbleitereinrichtung im Schritt zeigt, die in Fig. 8 dargestellt ist, gemäß der Ausführungsform;

Fig. 10 ist eine Draufsicht, die eine Halbleitereinrichtung im Schritt der Fig. 8 zeigt gemäß einer zweiten Ausführungsform der Erfindung;

Fig. 11 ist ein Blockdiagramm, das einen herkömmlichen DRAM zeigt;

Fig. 12 ist ein Diagramm, das eine Schaltung zeigt, die äquivalent ist zur Speicherzelle im herkömmlichen DRAM;

Fig. 13 ist eine Ansicht, die einen Querschnitt des herkömmlichen DRAM zeigt;

Fig. 14 ist eine Querschnittsansicht, die einen Schritt in einem Verfahren der Herstellung eines herkömmlichen DRAM zeigt; und die Fig. 15 und 20 sind Querschnittsansichten, die aufeinanderfolgende Schritte, welche dem Schritt in Fig. 14 folgen, zeigen.

Erste Ausführungsform

Eine Halbleitereinrichtung gemäß einer ersten Ausführungsform der Erfindung wird in Verbindung mit den beiliegenden Zeichnungen beschrieben werden. Fig. 1 zeigt einen Querschnitt der Halbleitereinrichtung. Unter Bezug auf Fig. 1 wird ein MOS-Transistor T einschließlich einer Gateelektrode 3 auf einem Halbleitersubstrat 1 mit einem das Gate isolierenden Film 2 dazwischen sowie ein Paar von Source/Drain-Bereichen 4a und 4b gebildet. Der MOS-Transistor T ist elektrisch isoliert von einem anderen MOS-Transistor (nicht gezeigt) durch einen trennenden Oxidfilm 11.

Ein Siliziumoxidfilm 5 ist zum Bedecken des MOS-Transistors T ausgebildet. Ein Kontaktloch 6 ist im Siliziumoxidfilm 5 gebildet, um eine Oberfläche des Source/Drain-Bereichs 4a freizulegen. Ein säulenförmiger leitender Polysiliziumkorpus 7b füllt das Kontaktloch 6. Der säulenförmige leitende Polysiliziumkorpus 7b und der Source/Drain-Bereich 4a sind an einem Kontakt 6a elektrisch verbunden.

Ein Speicherknoten 7a, der einen ersten Polysiliziumfilm 7c und einen zweiten Polysiliziumfilm 7d aufweist, ist auf dem Siliziumoxidfilm 5 gebildet. Der Speicherknoten 7a bildet eine untere Elektrode des Kondensators. Der Speicherknoten 7a ist elektrisch verbunden mit dem säulenförmigen, leitenden Polysiliziumkorpus 7b durch den zweiten Polysiliziumfilm 7d. Wie später beschrieben werden wird, ist die Struktur des Speicherknotens 7a von oben gesehen wie in Fig. 9 gezeigt.

Eine Zellplatte 9 ist auf der Oberfläche von Speicherknoten 7a mit einem den Kondensator isolierenden Film 8 dazwischen gebildet. Die Zellplatte 9 bildet eine obere Elektrode des Kondensators. Eine Zwischenschicht-Isolierschicht (im folgenden auch isolierender Film genannt) 10 ist gebildet, um die Zellplatte 9 zu bedecken.

In der Halbleitereinrichtung, wie sie oben beschrieben ist, ist eine Speicherknotenausnehmung 7e von der oberen Oberfläche des Speicherknotens 7a aus bis in die Nähe der Oberfläche des Siliziumoxidfilms 5 vorgesehen. Die Fläche der Oberfläche der Elektrode des Kondensators wird vergrößert durch die Anwesenheit der Seitenfläche der Speicherknotenausnehmung 7e und eine größere Menge von Ladung, die im Kondensator gesammelt ist, kann gesichert werden. Man beachte, daß die Verwendung eines Polysiliziumfilms mit einer sogenannten rauhen Oberfläche, der feine Unregelmäßigkeiten auf seiner Oberfläche hat, als der zweite Polysiliziumfilm 7d weiter eine noch größere Menge von im Kondensator gesammelter Ladung sichert.

Insbesondere muß, falls der Speicherknoten, der eine solche Struktur hat, ein Dickfilm- Speicherknoten ist, eine Bitleitung unter dem Speicherknoten wie oben beschrieben gebildet werden. Um die Bitleitung zu begraben, muß die Dicke des Siliziumoxidfilms 5 größer ausgebildet werden. In so einem Fall war es schwierig, ein Kontaktloch zur elektrischen Verbindung des Speicherknotens und des Source/Drain-Bereichs gemäß des herkömmlichen Herstellungsverfahrens wie oben beschrieben zu bilden. Die Halbleitereinrichtung, die eine Struktur gemäß einer Ausführungsform der Erfindung hat, kann diesen Nachteil lösen. Nun folgt eine Beschreibung von Herstellungsschritten im Kontext.

Bezug nehmend auf Fig. 2 wird ein Trennoxidfilm 11 auf einem Halbleitersubstrat 1 des p-Typs mittels LOCOS gebildet. Eine Gateelektrode 3 wird geformt über dem das Gate isolierenden Film 2. Danach werden unter Verwendung der Gateelektrode 3 als Maske Ionen implantiert, um ein Paar von Source/Drain-Bereichen 4a und 4b des n-Typs zu formen und so einen MOS-Transistor T zu bilden. Dann wird ein Siliziumoxidfilm 5a mittels CVD oder ähnlichem gebildet zum Bedecken des MOS-Transistors T. Ein Kontaktloch zur Freilegung einer Oberfläche des Source/Drain-Bereichs 4b wird im Siliziumoxidfilm 5a gebildet. Ein Polysiliziumfilm wird mittels CVD auf den Siliziumoxidfilm 5a ausgebildet zum Füllen des Kontaktloches. Der Polysiliziumfilm wird mit einer vorgeschriebenen photolithographischen Technik geätzt, um eine Bitleitung 16 zu bilden. Die Bitleitung 16 ist elektrisch verbunden mit dem Source/Drain-Bereich 4b. Ein Siliziumoxidfilm 5b wird mittels CVD auf dem Siliziumoxidfilm 5a gebildet, um die Bitleitung 16 zu bedecken. Man beachte, daß in Fig. 2 die Bitleitung 16 durch die gestrichelte Linie gekennzeichnet wird, weil sie im bzw. durch Siliziumoxidfilm 5 begraben ist. Die Bitleitung wird in den Ansichten, die die folgenden Schritte zeigen, weggelassen.

Bezug nehmend auf Fig. 3 wird der Siliziumoxidfilm 5 einer vorgeschriebenen Photolithographie unterzogen. Der Siliziumoxidfilm 5 wird anisotrop geätzt, um ein Kontaktloch 6 zur Freilegung einer Oberfläche des Source/Drain-Bereichs 4a zu öffnen. Der Kontaktdurchmesser des Kontaktloches 6 beträgt 0,3 µm. Der Polysiliziumfilm 7, der ungefähr 7000×10^-10 m dick ist, wird mittels CVD gebildet, um das Kontaktloch 6 zu füllen. Der Polysiliziumfilm 7 ist am Kontakt 6a elektrisch verbunden mit dem Source/Drain-Bereich 4a.

Bezug nehmend auf Fig. 4 wird der Polysiliziumfilm 7 der vorgeschriebenen Photolithographie unterzogen, und der Photoresist 12, der ein Öffnungsmuster hat, wird über dem Kontaktloch 6 gebildet. Es wird angenommen, daß der Durchmesser der Öffnung 0,5 µm beträgt und der Durchmesser des Kontaktloches 6 ist 0,3 µm oder größer.

Bezug nehmend auf Fig. 5 wird der Polysiliziumfilm 7 unter Verwendung des in Fig. 4 gezeigten Photoresists 12 als Maske anisotrop geätzt, um einen Öffnungsabschnitt 13 zu bilden. Der Öffnungsabschnitt 13 legt ein Öffnungsende 6b des Kontaktloches 6 frei, in anderen Worten einen Teil der Oberfläche des Siliziumoxidfilms 5. Unterhalb der Oberfläche des Siliziumoxidfilms 5 wird die obere Endoberfläche des Polysiliziumfilmes, der das Kontaktloch 6 füllt, freigelegt. Der im Kontaktloch 6 verbleibende Polysiliziumfilm bildet einen säulenformigen leitenden Polysiliziumkorpus 7b.

Im herkömmlichen Herstellungsverfahren muß die Öffnung so tief wie die Tiefe kombiniert aus der Dicke von Polysiliziumfilm 7 und der Dicke von Siliziumoxidfilm 5 geformt sein. In anderen Worten muß ein Öffnungsabschnitt gebildet werden, der ein großes Geometrieverhältnis hat, und so eine Öffnung war nicht leicht zu bilden. Gemäß des Herstellungsverfahrens nach einer Ausführungsform der Erfindung ist die Tiefe des Öffnungsabschnitts 13 virtuell gleich zu der Dicke von Polysiliziumfilm 7. Daher kann der Öffnungsabschnitt 13 ohne Schwierigkeiten geformt werden. Auch in diesem Schritt sind der säulenformige leitende Polysiliziumkorpus 7b und der Polysiliziumfilm 7 vorübergehend voneinander elektrisch getrennt. Danach wird der Photoresist entfernt.

Bezug nehmend auf Fig. 6 wird des weiteren ein Polysiliziumfilm 14 so dick wie ungefähr 500×10^-10 m mittels CVD auf Polysiliziumfilm 7 einschließlich der inneren Oberfläche des Öffnungsabschnitts 13 gebildet. Der Polysiliziumfilm 7 und der säulenförmige leitende Polysiliziumkörper 7b sind wieder elektrisch verbunden mit Hilfe des Polysiliziumfilmes 14.

Bezug nehmend auf Fig. 7 wird der Photoresist 15, der ein vorgeschriebenes Muster hat, gebildet, um den Öffnungsabschnitt 13 einzuschließen. Bezug nehmend auf Fig. 8 werden unter Verwendung des in Fig. 7 gezeigten Photoresists 15 als Maske die Polysiliziumfilme 14 und 7 anisotrop geätzt, um eine Oberfläche des Siliziumoxidfilms 5 freizulegen. Der Photoresist wird dann entfernt. So wird ein Speicherknoten 7a bestehend aus dem ersten Polysiliziumfilm 7c und dem zweiten Polysiliziumfilm 7d gebildet. Der Speicherknoten 7a ist am Kontakt 6a elektrisch verbunden mit dem Source/Drain-Bereich 4a via dem säulenförmigen leitenden Polysiliziumkorpus 7b. Eine Speicherknotenausnehmung 7e wird im Speicherknoten 7a geformt. Eine Ansicht von oben, die den Schritt zeigt, ist in Fig. 9 gegeben. Bezug nehmend auf Fig. 9 bildet die obere Form des Speicherknotens 7a eine fast rechteckige Gestalt aus, wobei die eine Seite L1 eine Länge von 1,8 µm besitzt und die andere Seite L2 eine Länge von 0,7 µm hat. In der Nachbarschaft des Zentrums wird die Speicherknotenausnehmung 7e, die einen Durchmesser von ungefähr 0,65 µm hat, gebildet.

Danach wird, Bezug nehmend auf Fig. 1, eine Zellplatte 9 auf dem Speicherknoten 7a mit einem den Kondensator isolierenden Film 8 dazwischen gebildet, was den Kondensator vervollständigt. Eine Zwischenschicht-Isolierschicht 10, wie z. B. ein Siliziumoxidfilm, wird ausgebildet, um die Zellplatte 9 zu bedecken, was die Halbleitereinrichtung vervollständigt.

Gemäß des oben beschriebenen Herstellungsverfahrens, insbesondere im Schritt, der in Fig. 5 gezeigt ist, muß nur eine Öffnung gebildet werden, die eine Tiefe hat, die virtuell gleich ist zu der Dicke des Polysiliziumfilms 7. Solch eine Öffnung kann ohne Schwierigkeiten geformt werden. Zusätzlich kann der Polysiliziumfilm 14 zur elektrischen Verbindung des säulenformigen leitenden Korpus 7b, der das Kontaktloch füllt, und des Polysiliziumfilms 7 gut innerhalb des Öffnungsabschnitts 13 gebildet werden. Außerdem wächst die Fläche der Oberfläche der Elektrode des Speicherknotens durch die Anwesenheit von Polysiliziumfilm 14, der innerhalb des Öffnungsabschnitts 13 gebildet wird. So kann eine Halbleitereinrichtung mit einer guten elektrischen Verbindung zwischen dem Dickfilm-Speicherknoten und dem Source/Drain-Bereich 4a ohne Schwierigkeiten gebaut werden, und eine Halbleitereinrichtung mit guten elektrischen Eigenschaften kann geliefert werden.

Zweite Ausführungsform

Eine Halbleitereinrichtung gemäß einer zweiten Ausführungsform der Erfindung, die einen reduzierten Platz zum Ausbilden eines Speicherknotens hat, wird als ein Beispiel für eine Halbleitereinrichtung beschrieben werden, bei der die Integration höherer Dichte erreicht wird. Eine grundlegende Querschnittsstruktur der Einrichtung ist im wesentlichen identisch zu derjenigen, die in Fig. 1 gezeigt ist, jedoch ist die Größe des Speicherknotens kleiner in diesem Fall. Genauer gesagt, bildet der Speicherknoten 7a, Bezug nehmend auf Fig. 10, eine fast rechtwinklige Form, wobei die eine Seite L3 eine Länge von 1,5 µm und eine andere Seite L4 eine Länge von 0,4 µm hat. Der Öffnungsdurchmesser des Öffnungsabschnitts 13, der in den Schritten, gezeigt in Fig. 5, gebildet wird, ist größer als die Länge der anderen Seite L4 des Speicherknotens 7a, der im Schritt in Fig. 8 gebildet wird.

Der erste Polysiliziumfilm 7c ist vorübergehend in zwei Teile elektrisch getrennt mit dem Öffnungsabschnitt dazwischen unmittelbar nach dem Bilden des Öffnungsabschnitts 13. Dann werden beide Teile des erste Polysiliziumfilms und der säulenformige leitende Polysiliziumkorpus elektrisch verbunden über den zweiten Polysiliziumfilm 7d.

In der Struktur muß der Durchmesser des Kontaktloches 6 oder der Durchmesser des Öffnungsabschnitts nicht reduziert werden, falls der Bereich für das Bilden des Speicherknotens reduziert wird. Genauer gesagt kann die Größe des Speicherknotens reduziert werden, während die Größe der Öffnung beibehalten wird, und falls der Durchmesser der Öffnung im Verhältnis größer ist als die Größe des Speicherknotens, kann die elektrische Verbindung zwischen dem Speicherknoten und dem Source/Drain-Bereich gut erreicht werden. Außerdem kann ein Abbildungsgenauigkeits-Spielraum mit dem Kontaktloch, der während der Photolithographie des Speicherknotens benötigt wird, vorteilhaft vergrößert werden. Da der Durchmesser des Kontaktloches nicht reduziert werden muß, kann verhindert werden, daß der Kontaktwiderstand zwischen dem säulenförmigen leitenden Korpus und dem Source/Drain-Bereich anwächst.

Wie beschrieben im Zusammenhang mit der ersten Ausführungsform kann als zweiter Polysiliziumfilm ein Polysiliziumfilm mit einer sogenannten rauhen Oberfläche, der Unregelmäßigkeiten auf seiner Oberfläche hat, aufgetragen werden. In diesem Fall kann die Fläche der Oberfläche des Speicherknotens noch weiter vergrößert werden. Als Beispiel für ein Verfahren zum Bilden eines solchen Polysiliziumfilms mit einer rauhen Oberfläche kann ein Verfahren, das in der Japanischen Offenlegungsschrift Nr. 5-55505 offengelegt wurde, angewendet werden.

Zusätzlich kann ein Polysiliziumfilm, der mit Phosphor dotiert ist, als säulenförmiger leitender Korpus geformt werden. In diesem Fall kann der elektrische Widerstand des säulenformigen leitenden Korpus reduziert werden. Als Folge können die elektrischen Eigenschaften der Einrichtung weiter verbessert werden.

Außerdem versteht es sich von selbst, daß obwohl in den oben bevorzugten Ausführungsformen das Halbleitersubstrat vom p-Typ und die Source/Drain-Bereiche vom n- Typ sind, die Erfindung in ähnlicher Weise auf den Fall anwendbar ist, in dem die Leitungstypen vertauscht werden.

Obwohl die vorliegende Erfindung im Detail beschrieben und illustriert wurde, ist es selbstverständlich, daß dasselbe nur zum Zwecke der Illustration und des Beispiels dient und keine Limitierung darstellt.

Claims (9)

1. Eine Halbleitereinrichtung, mit
einer leitenden Schicht (4a), die auf einer Hauptoberfläche eines Halbleitersubstrats (1) gebildet ist;
einem isolierenden Film (5), der auf der Hauptoberfläche des Halbleitersubstrats (1) einschließlich der leitenden Schicht (4a) gebildet ist;
einem säulenformigen leitenden Korpusabschnitt (7b), der in einem Kontaktloch (6) gebildet ist, das in dem isolierenden Film (5) zur Freilegung einer Oberfläche der leitenden Schicht (4a) gebildet ist, wobei der säulenförmige leitende Korpusabschnitt das Kontaktloch (6) bis zu einer Höhe ausfüllt, die niedriger ist als das obere Ende des Kontaktloches;
einer unteren Elektrode (7a), die in einem vorgeschriebenen Bereich auf dem isolierenden Film (5) einschließlich eines oberen Teils des Kontaktloches (6) gebildet ist, wobei die untere Elektrode (7a) einen ersten leitenden Korpusabschnitt (7c), der einen Öffnungsabschnitt (13) besitzt, um mindestens eine obere Endoberfläche des säulenformigen leitenden Korpusabschnitts (7b) freizulegen, und einen zweiten leitenden Korpusabschnitt (7d) einschließt, der in und auf der seitlichen Oberfläche des Öffnungsabschnitts (13), auf der Oberfläche des isolierenden Films (5) und auf der oberen Endoberfläche des säulenformigen leitenden Korpusabschnitts (7b) zur elektrischen Verbindung des leitenden Korpusabschnitts (7b) und des ersten leitenden Korpusabschnitts (7c) gebildet ist, und
einer oberen Elektrode (9), die einen dritten leitenden Korpusabschnitt (9) einschließt, der auf einer Oberfläche der unteren Elektrode (7a) mit einem dielektrischen Film (8) dazwischen gebildet ist.

2. Die Halbleitereinrichtung nach Anspruch 1, weiter aufweisend:
einen Bereich (1) eines ersten Leitungstyps, gebildet auf der Hauptoberfläche des Halbleitersubstrats (1);
ein Paar von Dotierungsbereichen (4a, 4b) eines zweiten Leitungstyps, gebildet in dem Bereich (1) des ersten Leitungstyps in einer vorgeschriebenen Entfernung voneinander; und
eine Gateelektrode (3), gebildet auf dem Bereich (1) des ersten Leitungstyps zwischen dem Paar der Dotierungsbereiche (4a, 4b) mit einem das Gate isolierenden Film (2) dazwischen, wobei
die leitende Schicht (4a) einen Bereich aus dem Paar der Dotierungsbereiche (4a, 4b) einschließt.

3. Die Halbleitereinrichtung nach Anspruch i oder 2, bei der der Öffnungsabschnitt (13) derart gebildet ist, daß der erste leitende Korpusabschnitt (7c) in zwei Teile getrennt wird.

4. Die Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, bei der der zweite leitende Korpusabschnitt (7d) feine Unregelmäßigkeiten auf seiner Oberfläche hat.

5. Ein Verfahren zur Herstellung einer Halbleitereinrichtung, das die Schritte umfaßt:
Bilden einer ersten leitenden Schicht (4a, 4b) auf einer Hauptoberfläche eines Halbleitersubstrats;
Bilden eines isolierenden Films (5) auf der Hauptoberfläche, zum Bedecken der ersten leitenden Schicht (4a, 4b);
Bilden eines Kontaktloches (6) in dem isolierenden Film (5), wobei das Kontaktloch eine Oberfläche der ersten leitenden Schicht (4a) freilegt;
Bilden einer zweiten leitenden Schicht (7c, 7b) in einem vorgeschriebenen Bereich auf dem isolierenden Film (5) einschließlich der Innenseite des Kontaktloches (6);
Bilden eines Öffnungsabschnitts (13) in der zweiten leitenden Schicht (7c, 7b), wobei der Öffnungsabschnitt eine Oberfläche des isolierenden Films (5) und eine obere Endoberfläche der zweiten leitenden Schicht (7b), welche im Kontaktloch (6) ausgebildet ist, auf einer Höhe freilegt, die niedriger ist als die Oberfläche des isolierenden Films (5);
Bilden einer dritten leitenden Schicht (7d) innerhalb und auf der Seitenfläche des Öffnungsabschnitts (13), auf der Oberfläche des isolierenden Films (5) und auf der oberen Endoberfläche der zweiten leitenden Schicht (7b) und auf einer oberen Oberfläche der zweiten leitenden Schicht (7c); und
Bilden einer vierten leitenden Schicht (9) auf der zweiten und dritten leitenden Schicht (7a) mit einem dielektrischen Film (8) dazwischen.

6. Das Verfahren nach Anspruch 5, bei dem der Schritt zum Bilden des Öffnungsabschnitts (13) das Bilden der leitenden Schicht (7c) derart, daß die zweite leitende Schicht (7c), die auf dem isolierenden Film (5) gebildet wird, in zwei Teile während des Bildens des Öffnungsabschnitts (13) getrennt wird, einschließt.

7. Das Verfahren nach Anspruch 5 oder 6, des weiteren die Schritte umfassend:
Bilden eines Bereichs (1) des ersten Leitungstyps auf einer Hauptoberfläche des Halbleitersubstrats (1);
Bilden als die erste leitende Schicht (4a, 4b) eines Paars von Dotierungsbereichen (4a, 4b) eines zweiten Leitungstyps in einer vorgeschriebenen Entfernung voneinander in dem Bereich (1) des ersten Leitungstyps; und
Bilden einer Gateelektrode (3) auf dem Bereich (1) des ersten Leitungstyps zwischen dem Paar von Dotierungsbereichen (4a, 4b) mit einem das Gate isolierenden Film (2) dazwischen.

8. Das Verfahren nach einem der Ansprüche 5 bis 7, bei dem der Schritt des Bildens der dritten leitenden Schicht (7d) das Bilden eines Polysiliziumfilmes einschließt, der feine Unregelmäßigkeiten auf seiner Oberfläche hat.

9. Das Verfahren nach einem der Ansprüche 5 bis 8, bei dem der Schritt des Bildens der zweiten leitenden Schicht (7c, 7b) das Bilden eines Polysiliziumfilmes einschließt, der mit Phosphor dotiert ist.