DE4109299A1 - Halbleiterspeichereinrichtung mit einem kondensator mit stapelstruktur und herstellungsverfahren hierfuer - Google Patents
Halbleiterspeichereinrichtung mit einem kondensator mit stapelstruktur und herstellungsverfahren hierfuerInfo
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Description
Die Erfindung betrifft allgemein Halbleiterspeichereinrichtungen und
Herstellungsverfahren für diese und insbesondere einen dynamischen
Direktzugriffsspeicher (im weiteren als DRAM bezeichnet), der einen
Kondensator mit Stapelstruktur (eine sogenannte
Stapelkondensatorzelle) aufweist, und ein Herstellungsverfahren für
einen solchen DRAM.
In den letzten Jahren wurde mit der Ausbreitung von
Informationsgeräten wie beispielsweise Computern der Bedarf an
Halbleiterspeichereinrichtungen immer größer. Ferner wurden in hohem
Maße zuverlässige Halbleiterspeichereinrichtungen mit großen
Speicherkapazitäten erforderlich. Unter diesen Umständen hat sich
die Technologie zur Herstellung von hoch integrierten und sehr
zuverlässigen Halbleiterspeichereinrichtungen entwickelt.
Ein DRAM stellt eine der Halbleiterspeichereinrichtungen dar, die
eine wahlfreie Ein- und Ausgabe von Speicherinformation gestatten.
Der DRAM weist im allgemeinen ein Speicherzellenfeld mit einem
Speicherbereich zum Speichern einer großen Menge an
Speicherinformation sowie periphere Schaltkreise auf, die für
externe Ein- und Ausgaben erforderlich sind.
Fig. 5 zeigt ein Blockdiagramm des allgemeinen Aufbaus eines DRAM.
Bezüglich Fig. 5 weist der DRAM 50 ein Speicherzellenfeld 51, einen
Zeilen- und Spaltenadreßpuffer 52, einen Zeilendekoder 53, einen
Spaltendekoder 54, einen Lese-/Auffrischungsverstärker 55, einen
Dateneingabepuffer 56, einen Datenausgabepuffer 57 und einen
Taktsignalgenerator 58 auf. Das Speicherzellenfeld 51 dient zum
Speichern eines Datensignals als Speicherinformation. Der Zeilen-
und Spaltenadreßpuffer 52 dient dazu, externe Adreßsignale A0-A9 zum
Auswählen einer Speicherzelle, die einen Einheitsspeicherschaltkreis
bildet, zu empfangen. Der Zeilendekoder 53 und der Spaltendekoder 54
dienen zum Dekodieren der Adreßsignale, um eine Speicherzelle
festzulegen. Der Lese-/Auffrischungsverstärker 55 dient zum
Verstärken von Signalen, die in der festgelegten Speicherzelle
gespeichert sind und zum Lesen der verstärkten Signale. Der
Dateneingabepuffer 56 und der Datenausgabepuffer 57 geben Daten ein
bzw. aus. Der Taktsignalgenerator 58 erzeugt ein Taktsignal zur
Steuerung eines jeden Abschnitts.
Das eine große Fläche auf dem Halbleiterchip belegende
Speicherzellenfeld 51 besteht aus einer Mehrzahl von angeordneten
Speicherzellen zum Speichern einer Einheitsspeicherinformation. Fig.
6 zeigt ein Ersatzschaltbild von Speicherzellen mit 4 Bit, die das
Speicherzellenfeld 51 bilden. Das Speicherzellenfeld 51 weist eine
Mehrzahl von Wortleitungen 1a, 1b, 1c und 1d, die sich parallel in
Zeilenrichtung erstrecken, und eine Mehrzahl von Bitleitungen 2a und
2b, die sich parallel in Spaltenrichtung erstrecken, auf. Die
Speicherzellen 3 sind in der Nähe der Kreuzungen zwischen den
Wortleitungen 1a-1d und den Bitleitungen 2a und 2b gebildet. Jede
der Speicherzellen 3 weist einen MOS-Transistor 4 (MOS = Metall-
Oxid-Halbleiter) und einen Kondensator 5 auf. Eine Konfiguration,
wie sie in Fig. 6 gezeigt ist, bei der ein Paar von Bitleitungen 2a,
2b parallel zum Lese-/Auffrischungsverstärker 55 gebildet ist, wird
als gefaltetes Bitleitungssystem bezeichnet.
In Fig. 7 ist der planare Aufbau des im Ersatzschaltbild der Fig. 6
gezeigten DRAMs dargestellt. Fig. 7 zeigt vier Speicherzellen, die
jeweils entsprechende Sätze aus MOS-Transistoren Q1, Q2, Q3 und Q4
sowie Kondensatoren Cs1, Cs2, Cs3 und Cs4 aufweisen. Diese sind in
den jeweiligen Betriebsabschnitten A1, A2, A3 und A4 gebildet. Gate-
Elektroden, die die Transistoren Q1-Q4 bilden, sind aus Teilen der
Wortleitungen 1a-1d entsprechend den jeweiligen Speicherzellen
gebildet. Ferner sind über den Wortleitungen 1a-1d Bitleitungen 2a
und 2b geschaffen, die von den Wortleitungen isoliert sind und diese
unter einem rechten Winkel kreuzen. Die Bitleitungen 2a und 2b sind
durch die Kontaktlöcher C1, C2 und C3 mit den Speicherzellen
verbunden.
In Fig. 8 ist als nächstes der Querschnitt der Speicherzellen
entlang der Achse VIII-VIII von Fig. 7 gezeigt. Fig. 8 zeigt
Speicherzellen 3 mit 2 Bits. Die Speicherzelle 3 weist einen MOS-
Transistor 4 und einen Kondensator 5 auf. Der MOS-Transistor 4
umfaßt ein Paar von Source-/Drain-Bereichen 6a und 6b, die in einem
Abstand voneinander in der Oberfläche eines Siliziumsubstrates 40
gebildet sind, sowie Gate-Elektroden 8 (1b, 1c), die auf der
Oberfläche des Siliziumsubstrates 40 mit einem dazwischenliegenden
Gateoxidfilm 7 gebildet sind. Der Kondensator 5 weist eine untere
Elektrode (Speicherknoten) 9, die mit einem der Source-/Drain-
Bereiche 6a des MOS-Transistors 4 verbunden ist, eine dielektrische
Schicht 10, die auf der Deckfläche der unteren Elektrode 9 gebildet
ist, und eine obere Elektrode (eine Zellenplatte) 11, die die
Deckfläche der dielektrischen Schicht 10 bedeckt, auf. Die untere
Elektrode 9 sowie die obere Elektrode 11 bestehen beispielsweise aus
Polysilizium. Der Kondensator mit dem oben beschriebenen gestapelten
Aufbau wird als Stapelkondensator bezeichnet. Der Stapelkondensator
5 weist einen Abschnitt, der sich über die Gate-Elektrode 8
erstreckt, wobei ein Isolierfilm 12 dazwischen liegt, und einen
Abschnitt, der sich über einen Feldoxidfilm 13 erstreckt, auf. Ein
dicker Zwischenschichtisolierfilm 14 bedeckt in den Bereichen die
Oberfläche des Siliziumsubstrats 40, in denen der Kondensator 5 und
ähnliche Bauelemente gebildet sind. Die auf dem
Zwischenschichtisolierfilm 14 gebildete Bitleitung 2b ist über ein
Kontaktloch 15 mit dem anderen Source-/Drain-Bereich 6b des MOS-
Transistors 4 verbunden.
Die Kapazität des Kondensators 5 ist allgemein proportional zur
Fläche zwischen der unteren Elektrode 9 und der oberen Elektrode 11,
die einander gegenüberliegen und eine dielektrische Schicht 10
einschließen. Daher sollte diese Fläche vergrößert werden, um die
Kapazität des Kondensators 3 zu erhöhen. Die elementare Struktur
eines DRAM ist jedoch immer mehr miniaturisiert worden. Es ist ein
Verfahren an die Speicherzellenstruktur angepaßt worden, bei dem die
belegte planare Fläche zum Zwecke einer höheren Integration
reduziert wird. Entsprechend konnte die belegte planare Fläche eines
Kondensators beschränkt und vermindert werden. Die Verminderung der
Fläche zwischen den Elektroden des Kondensators 5 bewirkt jedoch
eine Verminderung seiner Kapazität, wodurch die folgenden Probleme
auftreten.
- (i) Sinkt die Kapazität des Kondensators 5, so sinkt auch die Stärke des Lesesignals des Kondensators 5. Entsprechend wird die Empfindlichkeit eines Speichersignals vermindert und die Zuverlässigkeit des DRAM sinkt.
- (ii) Fehlerhafte Operationen aufgrund von Soft-Errors durch α- Strahlen treten wahrscheinlicher auf.
Wie oben beschrieben worden ist bewirkt die Senkung der Kapazität
des Kondensators eine Verschlechterung wesentlicher Funktionen des
DRAM, wodurch signifikante Schwierigkeiten auftreten.
Um die oben angeführten Nachteile zu eliminieren, wurde ein DRAM mit
einer Kondensatorstruktur vorgeschlagen, bei der die Reduzierung der
vom Kondensator belegten planaren Fläche keine Verminderung seiner
Kapazität bedeutet. Fig. 9 zeigt einen Teilquerschnitt des Aufbaus
eines beispielsweise in IEDM (International Electron Devices
Meeting) 88, S. 596-599 vorgeschlagenen Stapelkondensators. Bei
dieser Struktur wird ein Kondensator auf einer Bitleitung gebildet.
Bezüglich Fig. 9 werden Gate-Elektroden 101b und 101c, die auch als
Wortleitungen dienen, in einem Abstand voneinander auf einem
Siliziumsubstrat 140 mit einem dazwischenliegenden Gateoxidfilm 107
gebildet. Die durch die Gate-Elektrode 101c voneinander getrennten
Source-/Drain-Bereiche 106a und 106b werden im Siliziumsubstrat 140
geschaffen. Es wird eine Bitleitung 102b gebildet, die mit dem
Source-/Drain-Bereich 106b verbunden ist. Die Bitleitung 102b ist
über den Wortleitungen 101b und 101c geschaffen, wobei sich ein
Isolierfilm 112 dazwischen befindet. Auf der Bitleitung 102b ist,
abgetrennt durch einen Isolierfilm 114, ein Speicherknoten 109
gebildet. Der Speicherknoten 109 ist so geschaffen, daß er in
elektrischen Kontakt mit dem Source-/Drain-Bereich 106a kommt.
Ferner ist eine Zellenplatte 111 gebildet, die dem Speicherknoten
109 mit einem dielektrischen Film 110 dazwischen gegenüberliegt. Auf
diese Weise wird die Bitleitung 102b in der unteren Schicht des
Speicherknotens 109 als Kondensator 111 und Zellenplatte 111
geschaffen. Dies gestattet, daß Speicherknoten 109 und Zellenplatte
111 so gebildet werden, daß sich die Bitleitung 102b über einen
Kontaktbereich erstrecken kann, der mit dem Source-/Drain-Bereich
106b verbunden ist. Damit ist es möglich, die Fläche zwischen den
beiden Elektroden, die den Kondensator bilden, zu vergrößern und
damit die Kapazität des Kondensators zu erhöhen.
Ein ist ein Aufbau, bei dem die Kapazität des Kondensators gegenüber
dem in Fig. 9 gezeigten Stapelkondensator weiter erhöht wird,
vorgeschlagen worden. Fig. 10 zeigt einen Teilquerschnitt des
Aufbaus eines Stapelkondensators, wie er in IEDM 88, S. 592-595
vorgeschlagen worden ist. Bezüglich Fig. 10 dienen die Gate-
Elektroden 201b und 201c auch als Wortleitungen und sind in einem
Abstand voneinander, abgetrennt durch einen Gateoxidfilm 207, auf
einem Siliziumsubstrat 240 gebildet. Im Siliziumsubstrat 240 sind
durch die Gate-Elektrode 201c voneinander getrennt ferner Source-
/Drain-Bereiche 206a und 206b geschaffen. Außerdem ist eine mit dem
Source-/Drain-Bereich 206b verbundene Bitleitung 202b gebildet.
Zwischen der Bitleitung 202b und den Wortleitungen 201b und 201c ist
ein Isolierfilm 212 geschaffen. Auf der Bitleitung 202b ist ein
Speicherknoten 209 gebildet, wobei sich ein Isolierfilm 214
dazwischen befindet. Dieser Speicherknoten 209 weist eine sogenannte
Rippenstruktur auf, bei der der untere Abschnitt so gebildet ist,
daß er in elektrischen Kontakt mit dem Source-/Drain-Bereich 206a
kommt und der obere Abschnitt verzweigt ist, um eine größere
Oberfläche zu erzeugen. Es ist ein dielektrischer Film 210
geschaffen, um die Oberfläche der verzweigten Rippen des
Speicherknotens 209 zu bedecken. Ferner ist eine Zellenplatte 211 so
gebildet, daß sie der Oberfläche der verzweigten Rippen des
Speicherknotens 209 mit einem dazwischen befindlichen dielektrischen
Film 209 gegenüberliegt. Die oben beschriebene Verzweigung des
oberen Abschnitts des Speicherknotens 209 und das Umgeben der
Oberfläche dieser verzweigten Abschnitte durch die Zellenplatte 211
bewirkt eine Vergrößerung der Fläche zwischen den zwei Elektroden,
die den Kondensator bilden, wodurch dessen Kapazität erhöht wird.
Bei dieser Kondensatorstruktur muß der obere Abschnitt des
Speicherknotens aber in mehrere Zweige gegabelt werden. Es kann
daher erwartet werden, daß im Hinblick auf eine Massenproduktion die
Herstellung des verzweigten Speicherknotens zu Komplikationen beim
Herstellungsprozeß und damit zu einer signifikanten Verschlechterung
der Produktionsausbeute führt. Entsprechend dieser Struktur kann die
Zellenplatte der obersten Schicht so gebildet werden, daß sie sich
bis zu den untersten Abschnitten des Speicherknotens erstreckt, die
in elektrischem Kontakt mit dem Source-/Drain-Bereich befinden. Es
ist jedoch schwierig, die Zellenplatte, die sich in der Nähe des
Speicherknotens befindet, so zu schaffen, daß sie sich bis zu den
Wurzeln des Speicherknotens erstreckt.
Aufgabe der Erfindung ist es, die Kapazität des Kondensators in
einer Halbleiterspeichereinrichtung mit einem Stapelkondensator zu
erhöhen. Außerdem soll in einer Halbleiterspeichereinrichtung mit
einem Stapelkondensator eine Kondensatorstruktur geschaffen werden,
bei der die Verminderung der vom Kondensator belegten planaren
Fläche keine Verminderung der Kapazität des Kondensators bewirkt.
Ferner soll in einem DRAM mit einem Stapelkondensator über einer
Bitleitung eine Kondensatorstrukur mit erhöhter Kapazität geschaffen
werden. Aufgabe der Erfindung ist außerdem die Bildung einer
Kondensatorstruktur mit erhöhter Kapazität in einer
Halbleiterspeichereinrichtung mit Stapelkondensator durch die
Kombination einfacher Herstellungsprozesse ohne Verschlechterung der
Produktionsausbeute bei der Massenproduktion.
Eine erfindungsgemäße Halbleiterspeichereinrichtung mit
Stapelkondensator weist ein Paar von Störstellenbereichen, eine
Gate-Elektrode, eine Verbindungsschicht, eine Isolierschicht, eine
erste Leiterschicht, eine erste dielektrische Schicht, eine zweite
Leiterschicht, eine zweite dielektrische Schicht und eine dritte
Leiterschicht auf. Eine erste Elektrode, die die ersten und dritten
Leiterschichten umfaßt, und eine zweite Elektrode, die die zweite
Leiterschicht umfaßt, bilden einen Kondensator. Ein
Halbleitersubstrat weist eine Hauptoberfläche auf und ist von einem
ersten Leitfähigkeitstyp. Das Paar von Störstellen bildet Bereiche
eines zweiten Leitfähigkeitstyps, die in einem Abstand voneinander
im Halbleitersubstrat gebildet werden. Die Gate-Elektrode ist
zwischen dem Paar von Störstellenbereichen mit einem Isolierfilm
dazwischen auf dem Halbleitersubstrat gebildet. Die
Verbindungsschicht ist isoliert über der Gate-Elektrode gebildet und
steht in elektrischem Kontakt mit einem der Störstellenbereiche. Die
Isolierschicht weist ein Loch mit einer Bodenfläche, die die
Oberfläche des anderen Störstellenbereiches freilegt, und einer
Seitenfläche, die sich ungefähr vertikal zur Hauptoberfläche des
Halbleitersubstrats erstreckt, auf. Diese Isolierschicht ist
gebildet, um die Verbindungsschicht zu bedecken. Die erste
Leiterschicht ist auf der Isolierschicht gebildet und erstreckt sich
von der Bodenfläche des Loches zu dessen Seitenfläche und ist vom
Halbleitersubstrat isoliert. Die erste dielektrische Schicht ist auf
der Oberfläche der ersten Leiterschicht gebildet. Die zweite
Leiterschicht ist auf der Oberfläche der ersten dielektrischen
Schicht gebildet und weist einen Abschnitt auf, der sich durch das
Loch in elektrischem Kontakt mit dem anderen Störstellenbereich
befindet. Die zweite dielektrische Schicht ist auf der Oberfläche
der zweiten Leiterschicht gebildet und weist einen Abschnitt auf,
der mit der ersten dielektrischen Schicht verbunden ist. Die dritte
Leiterschicht ist auf der Oberfläche der zweiten dielektrischen
Schicht gebildet und besitzt einen Abschnitt, der elektrisch mit der
ersten Leiterschicht verbunden ist.
In Übereinstimmung mit einem weiteren Aspekt der Erfindung weist in
einer Halbleiterspeichereinrichtung, die ein Substrat mit einem
Störstellenbereich in der Hauptoberfläche und eine im wesentlichen
planare dicke Isolierschicht auf dem Substrat parallel zur
Hauptoberfläche umfaßt, wobei in der Isolierschicht über dem
Störstellenbereich ein Seitenwände in der Isolierschicht
definierendes Loch gebildet ist, ein Stapelkondensator drei
parallele Leiterschichten auf. Die drei parallelen Leiterschichten
sind voneinander durch zwei dünne dielektrische Schichten getrennt
und befinden sich auf der Isolierschicht, um eine zusammengesetzte
Kondensatorstruktur zu bilden. Die zusammengesetzte
Kondensatorstruktur weist eine erste und eine zweite Leiterschicht
auf. Die erste Leiterschicht erstreckt sich entlang der Deckfläche
der Isolierschicht zwischen Enden, die auf gegenüberliegenden Seiten
des Loches liegen. Die zweite Leiterschicht erstreckt sich durch das
Loch zwischen der Deckfläche der Isolierschicht und dem
Störstellenbereich. An den jeweiligen Enden sind erste und zweite
äußere Leiterschichten miteinander verbunden. Eine der ersten und
zweiten Leiterschichten ist entlang der Seitenwände gebildet und
durch einen dünnen Isolierfilm vom Störstellenbereich der
Hauptoberfläche getrennt. Mit dem Störstellenbereich der
Hauptoberfläche steht eine dritte Leiterschicht in Kontakt.
Ein erfindungsgemäßes Herstellungsverfahren für eine
Halbleiterspeichereinrichtung weist die folgenden Schritte auf:
- a) Bilden von Gate-Elektroden in einem Abstand voneinander auf der Hauptoberfläche eines Halbleitersubstrats mit einem ersten Leitungstyp, abgetrennt von diesem durch einen Isolierfilm,
- b) Bilden eines Paares von Störstellenbereichen eines zweiten Leitungstyps, die durch die Gate-Elektrode voneinander getrennt sind,
- c) Bilden einer isolierten Verbindungsschicht über der Gate- Elektrode, so daß sie in elektrischen Kontakt mit einem der Störstellenbereiche kommt,
- d) Bilden einer Isolierschicht mit einem Loch, das eine Bodenfläche, die die Oberfläche des anderen Störstellenbereiches freilegt, und eine Seitenoberfläche, die sich ungefähr senkrecht zur Hauptoberfläche des Halbleitersubstrates erstreckt, aufweist, um die Verbindungsschicht zu bedecken,
- e) Bilden einer ersten Leiterschicht auf der Isolierschicht, die sich von der Bodenfläche zur Seitenfläche des Loches erstreckt und vom Halbleitersubstrat isoliert ist,
- f) Bilden einer ersten dielektrischen Schicht auf der Oberfläche der ersten Leiterschicht,
- g) Bilden einer zweiten Leiterschicht auf der Oberfläche der ersten dielektrischen Schicht, so daß ein Abschnitt der zweiten Leiterschicht durch das Loch in elektrischen Kontakt mit dem anderen Störstellenbereich kommen kann,
- h) Bilden einer zweiten dielektrischen Schicht auf der Oberfläche der zweiten Leiterschicht, so daß ein Abschnitt der zweiten dielektrischen Schicht mit der ersten dielektrischen Schicht verbunden werden kann, und
- i) Bilden einer dritten Leiterschicht auf der Oberfläche der zweiten dielektrischen Schicht, so daß ein Abschnitt der dritten Leiterschicht elektrisch mit der ersten Leiterschicht verbunden werden kann.
In Übereinstimmung mit einer bevorzugten Ausführungsform der
Erfindung weist ein dynamischer Direktzugriffsspeicher mit einem
Stapelkondensator eine Mehrzahl von Wort- und Bitleitungen und eine
Mehrzahl von Speicherzellen auf. Die Mehrzahl von Wortleitungen ist
auf der Hauptoberfläche eines Halbleitersubstrats gebildet und
erstreckt sich in einer ersten Richtung. Die Mehrzahl von
Bitleitungen ist auf den Wortleitungen gebildet und erstreckt sich
in einer zweiten Richtung, die die erste Richtung schneidet. Die
Mehrzahl von Speicherzellen ist an den Kreuzungen der Wort- und
Bitleitungen gebildet. Jede der Speicherzellen weist einen
Feldeffekttransistor und einen Kondensator auf. Der
Feldeffekttransistor weist ein Paar von Störstellenbereichen und
eine Gate-Elektrode, die in einer Reihe mit der Wortleitung
verbunden ist, auf. Die Bitleitungen sind isoliert so über der Gate-
Elektrode gebildet, um in elektrischen Kontakt mit einem der
Störstellenbereiche zu kommen. Der Kondensator weist einen
Speicherknoten und eine Zellenplatte auf. Der Speicherknoten besteht
aus einer zweiten Leiterschicht und die Zellenplatte aus einer
ersten und einer dritten Leiterschicht.
In Übereinstimmung mit der vorliegenden Erfindung bildet die zweite
Leiterschicht eine erste Elektrode eines Kondensators und die ersten
und dritten Schichten bilden eine zweite Elektrode mit
Stapelstruktur. Zwischen den einander gegenüberliegenden Oberflächen
der zweiten und ersten Leiterschicht und der zweiten und dritten
Leiterschicht ist eine erste bzw. eine zweite dielektrische Schicht
gebildet. Das teilweise Verbinden der ersten und zweiten
dielektrischen Schichten bildet eine feste dielektrische Schicht und
das teilweise Verbinden der ersten und dritten Leiterschichten
bildet eine feste zweite Elektrode. Damit werden die einander
gegenüberliegenden Abschnitte zwischen den verbundenen ersten und
dritten Leiterschichten und der zweiten Leiterschicht zwischen den
ersten und dritten Leiterschichten zu effektiven
Kapazitätsabschnitten.
Die erste Leiterschicht, die die zweite Elektrode bildet, ist so
gebildet, daß sie sich von der Bodenfläche eines Loches, das in
einer Isolierschicht geschaffen ist, bis und entlang der
Seitenfläche des Loches, die sich ungefähr senkrecht zur
Hauptoberfläche des Halbleitersubstrats erstreckt, ausbreitet.
Entsprechend sind die hierauf gebildeten ersten und dritten
Leiterschichten so geschaffen, daß sie sich über die Seitenfläche
des Loches in der Isolierschicht erstrecken. Dies führt dazu, daß
die jeweiligen Flächen, an denen die ersten und dritten
Leiterschichten der zweiten Leiterschicht gegenüberliegen,
proportional zur Dicke der Isolierschicht vergrößert werden.
Hierdurch wird die Fläche zwischen den ersten und zweiten Elektroden
vergrößert, ohne daß der Oberflächenbereich der ersten Elektrode
durch eine komplizierte Form vergrößert wird. Da die Stapelstruktur
des Kondensators entsprechend der vorliegenden Erfindung keine
komplizierte Form aufweist, kann die Struktur durch Kombinationen
einfacher Herstellungsprozesse hergestellt werden. Dies ermöglicht
die Implementierung eines Stapelkondensators im Hinblick auf eine
Massenproduktion.
Da wie oben beschrieben in Übereinstimmung mit der Erfindung der
Kondensator der Hableiterspeichereinrichtung aus einer
Stapelstruktur besteht, bei der die erste Elektrode, die sich von
der Bodenfläche des Loches, das in der Isolierschicht gebildet ist,
bis und entlang der Seitenfläche des Loches erstreckt, zwischen der
Doppelschicht der zweiten Elektrode eingeschlossen ist, kann die
Kapazität des Kondensators erhöht werden. Ferner wird der Zuwachs an
Kapazität des Kondensators lediglich durch eine Erhöhung der Dicke
der Isolierschicht erreicht. Damit muß keine erste Elektrode mit
komplizierter Oberflächengestalt gebildet werden. Die Kombination
einfacher Prozesse vereinfacht im Hinblick auf eine Massenproduktion
die Herstellung des Kondensators mit Stapelstruktur mit erhöhter
Kapazität.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus
der Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von
den Figuren zeigen:
Fig. 1 eine Draufsicht auf die Anordnung der Speicherzellen eines
DRAM in Übereinstimmung mit einer Ausführungsform der
Erfindung;
Fig. 2 eine vergrößerte Draufsicht, die einen Teil der Fig. 1
zeigt;
Fig. 3A einen Teilquerschnitt entlang der Achse III-III in Fig. 2;
Fig. 3B einen Teilquerschnitt entlang der Achse IIIB-IIIB in
Fig. 3A;
Fig. 4A bis 4I Teilquerschnitte eines Herstellungsverfahrens für
eine Speicherzelle aus Fig. 3 in der Reihenfolge der
Herstellungsschritte;
Fig. 5 ein Blockdiagramm der schematischen Konfiguration eines
allgemeinen DRAMs;
Fig. 6 ein Ersatzschaltbild einer Speicherzellenstruktur aus
4 Bits des in Fig. 5 dargestellten DRAMs;
Fig. 7 eine Teildraufsicht auf die Anordnung des Speicher
zellenfeldes von Fig. 6;
Fig. 8 einen Teilquerschnitt entlang der Achse VIII-VIII von
Fig. 7;
Fig. 9 einen Teilquerschnitt, der eine Ausführung des Standes der
Technik einer Speicherzellenstruktur mit Stapelkondensator
darstellt, bei der die Kapazität erhöht ist; und
Fig. 10 einen Teilquerschnitt, der eine weitere Ausführung des
Standes der Technik einer Speicherzellenstruktur mit
Stapelkondensator darstellt, bei der die Kapazität erhöht
ist.
Fig. 1 zeigt die Anordnung von Speicherzellen eines Systems mit
gefalteten Bitleitungen. Eine Mehrzahl von Wortleitungen 1 erstreckt
sich parallel von einem Zeilendekoder. Eine Mehrzahl von
Bitleitungen 2 ist mit einem Vorladeschaltkreis und einem
Leseverstärker verbunden, erstreckt sich parallel zueinander und
kreuzt die Wortleitungen 1. In der Nähe der Kreuzungen zwischen den
Wortleitungen 1 und den Bitleitungen 2 sind Operationsbereiche A
gebildet. Durch Kontaktlöcher C sind die Bitleitungen 2 mit den
Operationsbereichen der jeweiligen Speicherzellen. Ein
Operationsbereich A weist Speicherzellen mit 2 Bits auf und es sind
Kondensatorkontaktlöcher sind entsprechend den jeweiligen
Speicherzellen gebildet.
Bezüglich Fig. 2 sind Wortleitungen 1b und 1c gebildet, die sich auf
den Operationsbereichen A erstrecken. Auf gegenüberliegenden Seiten
der Wortleitungen 1b und 1c sind Kondensatorkontaktlöcher Ct1 und
Ct2 geschaffen. Eine Bitleitung 2b erstreckt sich in einer Richtung,
in der die Bitleitung die Wortleitungen 1b und 1c senkrecht
schneidet, und ist über das Kontaktloch C1 mit dem Operationsbereich
A verbunden.
Fig. 3A zeigt die Speicherzellen mit 2 Bits. Bezüglich Fig. 3A weist
eine Speicherzelle 3 einen MOS-Transistor 4 und einen Kondensator 5
auf. Der MOS-Transistor 4 weist ein Paar von Source-/Drain-Bereichen
6a und 6b, die in der Oberfläche eines p-Siliziumsubstrats 40
gebildet sind, sowie eine Gate-Elektrode 8 (Wortleitung 1b bzw. 1c)
auf, die auf der Oberfläche des Siliziumsubstrats 40 zwischen den
Source-/Drain-Bereichen 6a und 6b und vom Substrat durch einen
Gateoxidfilm 7 abgetrennt, gebildet ist. Der Kondensator umfaßt eine
untere Elektrode (Speicherknoten) 9 und eine obere Elektrode
(Zellenplatte) 11, die aus zwei gestapelten Schichten besteht, die
die untere Elektrode 9 in Form eines Sandwich einschließen. Zwischen
den einander gegenüberliegenden Oberflächen der unteren Elektrode 9
und der oberen Elektrode 11 ist eine dielektrische Schicht 0
gebildet. Ein Abschnitt der unteren Elektrode 9 ist mit einem
Source-/Drain-Bereich 6a des MOS-Transistors 4 verbunden. Die
dielektrische Schicht 10 bedeckt mit Ausnahme diese Bereiches, der
mit dem Source-/Drain-Bereich 6a verbunden ist, den
Oberflächenbereich der unteren Elektrode 9. Die untere Schicht 11a
und die obere Schicht 11b der oberen Elektrode 11 sind über der
Bitleitung 2b miteinander verbunden, so daß der Oberflächenbereich
der dielektrischen Schicht 10 vollständig bedeckt ist.
Wie oben beschrieben worden ist, weist der Kondensator 5
entsprechend dieser Ausführungsform eine Dreischichtstruktur auf,
bei der die obere Schicht 11b und die untere Schicht 11a der oberen
Elektrode zusammen mit der unteren Elektrode, die zwischen diesen
liegt, gestapelt wird. Beim Kondensator 5 mit einer solchen
Dreischichtstruktur dienen Bereiche, die auf der Deckfläche, der
Bodenfläche und der Seitenoberfläche der unteren Elektrode 9
gegenüber der oberen Elektrode 11 liegen, als Kondensatorbereiche.
Entsprechend weist die Fläche dieser Bereiche einen Kapazitätsanteil
auf, der im Vergleich zu einem herkömmlichen Stapelkondensator mit
nur einer Zweischichtstruktur erhöht ist. Ferner wird die belegte
planare Fläche auf der Oberfläche des Siliziumsubstrats 40 im
Vergleich zur herkömmlichen Struktur nicht erhöht.
Der Kondensator 5 ist ferner über der Bitleitung 2b gebildet, wobei
sich ein Zwischenschichtisolierfilm 14b mit einer Dicke von ungefähr
1 µm dazwischen befindet. Damit wird die Fläche zwischen der unteren
Elektrode 9 und den oberen und unteren Schichten 11b und 11a der
oberen Elektrode 11 größer, wenn die Dicke des
Zwischenschichtisolierfilm 14b ansteigt. Wie in den Fig. 3A und 3B
dargestellt ist, überlappt die untere Elektrode 9 mit den oberen und
unteren Schichten 11b und 11a der oberen Elektrode 11 und erstreckt
sich longitudinal im Kondensatorkontaktloch Ct1. Wird die Dicke des
Zwischenschichtisolierfilms erhöht, um den Oberflächenbereich der
unteren Elektrode 9 größer zu machen, ohne die Form des
Oberflächenbereichs zu verkomplizieren, so kann daher die Fläche
zwischen den beiden Elektroden des Kondensators vergrößert werden.
Die Bitleitung 2b ist über der Gate-Elektrode 8 mit einem dazwischen
befindlichen Zwischenschichtisolierfilm 14a gebildet. Diese
Bitleitung 2b ist über ein Kontaktloch 15 mit dem anderen Source-
/Drain-Bereich 6b verbunden.
Nun wird bei der Beschreibung eines Herstellungsverfahrens für die
Speicherzellen des DRAM in Übereinstimmung mit der oben angeführten
Ausführungsform auf die Fig. 4A-4I Bezug genommen.
Zuerst (Fig. 4A) werden Feldoxidfilme 13 zur Isolierung mit einem
Abstand voneinander in einem vorbestimmten Bereich auf der
Oberfläche eines p-Siliziumsubstrats 40 gebildet. Ein
Siliziumoxidfilm 7, der als Gateoxidfilm dienen soll, wird auf der
Oberfläche des Siliziumsubstrats 40 gebildet. Dann wird unter
Verwendung eines CVD-Verfahrens (CVD = chemische Dampfabscheidung)
eine Polysiliziumschicht 8 auf der Oberfläche des Siliziumoxidfilms
7 geschaffen. Ferner wird ein Siliziumoxidfilm 12a zur Isolierung
auf der Oberfläche der Polysiliziumschicht 8 gebildet.
In Fig. 4B werden dann die Polysiliziumschicht 8 und der
Siliziumoxidfilm 12a in einer vorbestimmten Form gemustert, um Gate-
Elektroden 8 (Wortleitungen 1a, 1b, 1c und 1d) zu bilden. n-
Störstellen wie beispielsweise Arsen, Phosphor etc. werden in das
Siliziumsubstrat 40 eingelagert, wobei die Gate-Elektroden 8 als
Masken benutzt werden. Hierdurch wird ein Source-/Drain-Bereich 6
mit niedriger Konzentration gebildet. Ferner wird ein
Siliziumoxidfilm 12b auf der gesamten Oberfläche gebildet.
In Fig. 4C bewirkt die Entfernung des Siliziumoxidfilms 12b durch
anisotropes Ätzen, daß auf der Deckfläche und der Seitenoberfläche
der Gate-Elektrode 8 ein Isolierfilm 12 durch Selbstausrichtung
gebildet wird. n-Störstellenionen werden in die Oberfläche des
Siliziumsubstrats eingelagert, wobei die mit dem Isolierfilm 12
bedeckten Gate-Elektroden 8 als Maske benutzt werden. Hierdurch wird
ein n-Störstellenbereich hoher Konzentration geschaffen. Damit wird
ein Paar von Source-/Drain-Bereichen 6a und 6b eines MOS-Transistors
4 gebildet. Auf der Oberfläche der Source-/Drain-Bereiche 6a und 6b
wird ein Isolierfilm 17 geschaffen.
In Fig. 4D wird ein Zwischenschichtisolierfilm 14a, wie
beispielsweise aus BPSG, auf der gesamten Oberfläche durch das CVD-
Verfahren gebildet. Anschließend wird durch anisotropes Ätzen in
diesem Zwischenschichtisolierfilm 14a ein Kontaktloch 15 geschaffen,
um die Oberfläche des anderen Source-/Drain-Bereiches 6b
freizulegen. Dann wird eine Bitleitung 2b aus einer
Polysiliziumschicht oder ähnlichem gebildet, die über das
Kontaktloch 15 in elektrischem Kontakt mit dem Source-/Drain-Bereich
6b steht.
Wie in Fig. 4E dargestellt ist, wird ein Zwischenschichtisolierfilm
14b aus SiO2 oder ähnlichem mit einer Dicke von z. B. 1 µm oder mehr
durch das CVD- oder ein ähnliches Verfahren gebildet. Dann werden in
den Zwischenschichtisolierfilmen 14a und 14b durch anisotropes Ätzen
Kondensatorkontaktlöcher gebildet. Durch thermische Oxidation oder
ein ähnliches Verfahren wird auf der Oberfläche eines Source-/Drain-
Bereiches 6a, die durch die Kondensatorkontaktlöcher Ct1 und Ct2
freiliegt, ein Siliziumoxidfilm geschaffen. Anschließend wird durch
das CVD-Verfahren auf der gesamten Oberfläche eine
Polysiliziumschicht 11a gebildet.
In Fig. 4F werden die Polysiliziumschicht 11a und der Isolierfilm 17
durch Ätzen entfernt, so daß die Oberfläche des Source-/Drain-
Bereiches 6a freiliegt. Dies führt zur Bildung einer unteren Schicht
11a, die die obere Elektrode (Zellenplatte) 11 des Kondensators 5
bildet. Auf der Oberfläche der unteren Schicht 11a der oberen
Elektrode sowie der freiliegenden Oberfläche des Source-/Drain-
Bereiches 6a wird ein Siliziumnitridfilm 10a geschaffen. Dieser
Siliziumnitridfilm 10a bildet einen Abschnitt der dielektrischen
Schicht 10 des Kondensators 5.
Wie in Fig. 4G dargestellt ist, wird ein Teil des
Siliziumnitridfilms 10a auf der Oberfläche des Source-/Drain-
Bereiches 6a entfernt, um die Oberfläche des Source-/Drain-Bereiches
6a freizulegen. Durch das CVD-Verfahren wird auf der gesamten
Oberfläche eine Polysiliziumschicht 9 gebildet.
In Fig. 4H wird die Polysiliziumschicht 9 in vorbestimmter Form
gemustert. Die gemusterte Polysiliziumschicht 9 bildet eine untere
Elektrode (Speicherknoten) 9 des Kondensators 5. Ein Abschnitt der
unteren Elektrode 9 ist über eine Öffnung im Siliziumnitridfilm 10a
mit dem Source-/Drain-Bereich 6a des MOS-Transistors 4 verbunden.
Auf der Oberfläche der unteren Elektrode 9 wird erneut ein
Siliziumnitridfilm 10b gebildet. Entsprechend wird der
Siliziumnitridfilm 10b mit dem Siliziumnitridfilm 10a der unteren
Schicht verbunden und umgibt die Oberfläche der unteren Elektrode 9.
Wie in Fig. 4I dargestellt ist, wird ein Abschnitt der
dielektrischen Schicht 10b, die auf der unteren Schicht 11a der
oberen Elektrode gebildet ist, entfernt, so daß die Oberfläche der
unteren Schicht 11a der oberen Elektrode 11 teilweise freiliegt. Bei
dieser Ausführungsform ist der freigelegte Abschnitt der unteren
Schicht 11a ein Teil von Abschnitten, die sich über die Gate-
Elektrode 8, den Feldoxidfilm 13 oder die Bitleitung 2b erstrecken.
Dann wird durch das CVD-Verfahren eine Polysiliziumschicht 11b auf
der gesamten Oberfläche abgeschieden. Diese Polysiliziumschicht 11b
bildet die obere Schicht der oberen Elektrode des Kondensators 5.
Wie oben beschrieben worden ist besteht der Kondensator
erfindungsgemäß aus einer Dreischichtstruktur, bei der die untere
Elektrode (Speicherknoten) 9 zwischen den oberen und unteren
Schichten 11a und 11b, die die obere Elektrode (Zellenplatte) 11
bilden, eingeschlossen ist. Durch die Bildung der dielektrischen
Schicht 10 zwischen den jeweiligen Leiterschichten 9, 11a und 11b
wird die Fläche zwischen der oberen Elektrode 11 und der unteren
Elektrode 9 größer. Dies führt zur Bildung eines Kondensators 5 mit
großer Kapazität. Diese Kondensatorstruktur erstreckt sich entlang
der Seitenoberfläche des Kontaktloches, das im
Zwischenschichtisolierfilm gebildet ist. Damit weist der
Speicherknoten eine einfache Querschnittstruktur auf und es besteht
somit keine Notwendigkeit, komplizierte Herstellungsschritte
anzupassen, um die Fläche zwischen Speicherknoten und Zellenplatte
zu erhöhen. Folglich ist die Struktur des erfindungsgemäßen
Stapelkondensators im Hinblick auf eine Massenproduktion in hohem
Maße implementierbar.
Da der Kondensator der Halbleiterspeichereinrichtung wie oben
beschrieben erfindungsgemäß aus einer Stapelstruktur gebildet wird,
bei der die erste Elektrode, die sich von der Bodenfläche zur
Seitenoberfläche des in der Isolierschicht geschaffenen Loches
erstreckt, zwischen den zwei Schichten der zweiten Elektrode liegt,
kann die Kapazität des Kondensators erhöht werden. Darüber hinaus
kann allein durch eine Erhöhung der Dicke der Isolierschicht die
Kapazität des Kondensators erhöht werden. Somit ist es unnötig, die
erste Elektrode mit komplizierter Oberflächengestalt zu schaffen.
Die Kombination der einfachen Herstellungsprozesse vereinfacht damit
im Hinblick auf eine Massenproduktion die Herstellung des
Kondensators mit Stapelstruktur, der eine erhöhte Kapazität
aufweist.
Claims (18)
1. Halbleiterspeichereinrichtung mit einem Kondensator mit
Stapelstruktur, aufweisend
ein Halbleitersubstrat (40) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
ein Paar von Störstellenbereichen (6a, 6b) eines zweiten Leitfähigkeitstyps, die in einem Abstand voneinander auf dem Halbleitersubstrat gebildet sind,
eine Gate-Elektrode (8), die auf dem Halbleitersubstrat zwischen dem Paar von Störstellenbereichen mit einem dazwischen befindlichen Isolierfilm gebildet ist,
eine isolierte Verbindungsschicht (2a, 2b), die über der Gate- Elektrode gebildet ist, um elektrisch mit einem Bereich (6b) des Paares von Störstellenbereichen in Kontakt zu kommen,
eine Isolierschicht (14a, 14b) mit einem Loch (Ct1, Ct2), das eine Bodenfläche, die die Oberfläche des anderen Störstellenbereiches (6a) freilegt, und eine Seitenoberfläche, die sich ungefähr vertikal zur Hauptoberfläche des Halbleitersubstrats erstreckt, aufweist und die Verbindungsschicht bedeckt,
eine erste Leiterschicht (11a) , die auf der Isolierschicht gebildet ist und sich von der Bodenfläche auf die Seitenfläche des Loches erstreckt und vom Halbleitersubstrat isoliert ist,
eine erste dielektrische Schicht (10a), die auf der Oberfläche der ersten Leiterschicht gebildet ist,
eine zweite Leiterschicht (9), die auf der Oberfläche der ersten dielektrischen Schicht gebildet ist und einen Abschnitt aufweist, der durch das Loch in elektrischem Kontakt mit dem anderen Störstellenbereich (6a) steht,
eine zweite dielektrische Schicht (10b), die auf der Oberfläche der zweiten Leiterschicht gebildet ist und einen Abschnitt aufweist, der mit der ersten dielektrischen Schicht verbunden ist, und
eine dritte Leiterschicht (11b), die auf der Oberfläche der zweiten dielektrischen Schicht gebildet ist und einen Abschnitt aufweist, der elektrisch mit der ersten Leiterschicht verbunden ist, wobei
eine erste Elektrode (11), die die erste und die dritte Leiterschicht umfaßt, und eine zweite Elektrode (9), die die zweite Leiterschicht umfaßt, die Plattenelemente des Kondensators (5) bilden.
ein Halbleitersubstrat (40) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
ein Paar von Störstellenbereichen (6a, 6b) eines zweiten Leitfähigkeitstyps, die in einem Abstand voneinander auf dem Halbleitersubstrat gebildet sind,
eine Gate-Elektrode (8), die auf dem Halbleitersubstrat zwischen dem Paar von Störstellenbereichen mit einem dazwischen befindlichen Isolierfilm gebildet ist,
eine isolierte Verbindungsschicht (2a, 2b), die über der Gate- Elektrode gebildet ist, um elektrisch mit einem Bereich (6b) des Paares von Störstellenbereichen in Kontakt zu kommen,
eine Isolierschicht (14a, 14b) mit einem Loch (Ct1, Ct2), das eine Bodenfläche, die die Oberfläche des anderen Störstellenbereiches (6a) freilegt, und eine Seitenoberfläche, die sich ungefähr vertikal zur Hauptoberfläche des Halbleitersubstrats erstreckt, aufweist und die Verbindungsschicht bedeckt,
eine erste Leiterschicht (11a) , die auf der Isolierschicht gebildet ist und sich von der Bodenfläche auf die Seitenfläche des Loches erstreckt und vom Halbleitersubstrat isoliert ist,
eine erste dielektrische Schicht (10a), die auf der Oberfläche der ersten Leiterschicht gebildet ist,
eine zweite Leiterschicht (9), die auf der Oberfläche der ersten dielektrischen Schicht gebildet ist und einen Abschnitt aufweist, der durch das Loch in elektrischem Kontakt mit dem anderen Störstellenbereich (6a) steht,
eine zweite dielektrische Schicht (10b), die auf der Oberfläche der zweiten Leiterschicht gebildet ist und einen Abschnitt aufweist, der mit der ersten dielektrischen Schicht verbunden ist, und
eine dritte Leiterschicht (11b), die auf der Oberfläche der zweiten dielektrischen Schicht gebildet ist und einen Abschnitt aufweist, der elektrisch mit der ersten Leiterschicht verbunden ist, wobei
eine erste Elektrode (11), die die erste und die dritte Leiterschicht umfaßt, und eine zweite Elektrode (9), die die zweite Leiterschicht umfaßt, die Plattenelemente des Kondensators (5) bilden.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die erste Leiterschicht (11a) auf einem
Isolierfilm gebildet ist, der auf der Oberfläche des anderen
Störstellenbereiches (6a) geschaffen ist.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß ein Abschnitt der zweiten Leiterschicht (9)
durch eine Öffnung, die im Isolierfilm gebildet ist, um die
Oberfläche des anderen Störstellenbereiches (6a) freizulegen,
elektrisch in Kontakt mit dem anderen Störstellenbereich ist.
4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß die erste dielektrische Schicht (10a)
eine Seitenwand aufweist, die sich entlang der Seitenoberfläche des
Loches erstreckt.
5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch
gekennzeichnet, daß die zweite Leiterschicht (9) eine Seitenwand
aufweist, die sich entlang der Seitenoberfläche des Loches
erstreckt.
6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch
gekennzeichnet, daß die dritte Leiterschicht (11b) eine Seitenwand
aufweist, die sich entlang der Seitenoberfläche des Loches
erstreckt.
7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß ein Abschnitt der zweiten dielektrischen
Schicht (10b) mit der ersten dielektrischen Schicht (10a) an Enden
der zweiten Leiterschicht (9) verbunden ist, die sich auf der
Isolierschicht (14b) erstreckt.
8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, daß ein Abschnitt der dritten Leiterschicht
(11b) mit der ersten Leiterschicht (11a) auf der Isolierschicht
(14b) verbunden ist.
9. Herstellungsverfahren für eine Halbleiterspeichereinrichtung mit
einem Kondensator mit Stapelstruktur, gekennzeichnet durch die
Schritte:
Bilden von Gate-Elektroden (8) in einem Abstand voneinander auf der Hauptoberfläche eines Halbleitersubstrats (40) mit einem ersten Leitungstyp, abgetrennt von diesem durch einen Isolierfilm,
Bilden eines Paares von Störstellenbereichen (6a, 6b) eines zweiten Leitungstyps, die durch die Gate-Elektrode voneinander getrennt sind,
Bilden einer isolierten Verbindungsschicht über der Gate-Elektrode, so daß sie in elektrischen Kontakt mit einem der Störstellenbereiche (6b) kommt,
Bilden einer Isolierschicht (14b) mit einem Loch (Ct1, Ct2), das eine Bodenfläche, die die Oberfläche des anderen Störstellenbereiches (6a) freilegt, und eine Seitenoberfläche, die sich ungefähr senkrecht zur Hauptoberfläche des Halbleitersubstrates erstreckt, aufweist, um die Verbindungsschicht zu bedecken,
Bilden einer ersten Leiterschicht (11a) auf der Isolierschicht, die sich von der Bodenfläche zur Seitenfläche des Loches erstreckt und vom Halbleitersubstrat isoliert ist,
Bilden einer ersten dielektrischen Schicht (10a) auf der Oberfläche der ersten Leiterschicht,
Bilden einer zweiten Leiterschicht (9) auf der Oberfläche der ersten dielektrischen Schicht, so daß ein Abschnitt der zweiten Leiterschicht durch das Loch in elektrischen Kontakt mit dem anderen Störstellenbereich kommen kann,
Bilden einer zweiten dielektrischen Schicht (10b) auf der Oberfläche der zweiten Leiterschicht, so daß ein Abschnitt der zweiten dielektrischen Schicht mit der ersten dielektrischen Schicht verbunden werden kann, und
Bilden einer dritten Leiterschicht (11b) auf der Oberfläche der zweiten dielektrischen Schicht, so daß ein Abschnitt der dritten Leiterschicht elektrisch mit der ersten Leiterschicht verbunden werden kann.
Bilden von Gate-Elektroden (8) in einem Abstand voneinander auf der Hauptoberfläche eines Halbleitersubstrats (40) mit einem ersten Leitungstyp, abgetrennt von diesem durch einen Isolierfilm,
Bilden eines Paares von Störstellenbereichen (6a, 6b) eines zweiten Leitungstyps, die durch die Gate-Elektrode voneinander getrennt sind,
Bilden einer isolierten Verbindungsschicht über der Gate-Elektrode, so daß sie in elektrischen Kontakt mit einem der Störstellenbereiche (6b) kommt,
Bilden einer Isolierschicht (14b) mit einem Loch (Ct1, Ct2), das eine Bodenfläche, die die Oberfläche des anderen Störstellenbereiches (6a) freilegt, und eine Seitenoberfläche, die sich ungefähr senkrecht zur Hauptoberfläche des Halbleitersubstrates erstreckt, aufweist, um die Verbindungsschicht zu bedecken,
Bilden einer ersten Leiterschicht (11a) auf der Isolierschicht, die sich von der Bodenfläche zur Seitenfläche des Loches erstreckt und vom Halbleitersubstrat isoliert ist,
Bilden einer ersten dielektrischen Schicht (10a) auf der Oberfläche der ersten Leiterschicht,
Bilden einer zweiten Leiterschicht (9) auf der Oberfläche der ersten dielektrischen Schicht, so daß ein Abschnitt der zweiten Leiterschicht durch das Loch in elektrischen Kontakt mit dem anderen Störstellenbereich kommen kann,
Bilden einer zweiten dielektrischen Schicht (10b) auf der Oberfläche der zweiten Leiterschicht, so daß ein Abschnitt der zweiten dielektrischen Schicht mit der ersten dielektrischen Schicht verbunden werden kann, und
Bilden einer dritten Leiterschicht (11b) auf der Oberfläche der zweiten dielektrischen Schicht, so daß ein Abschnitt der dritten Leiterschicht elektrisch mit der ersten Leiterschicht verbunden werden kann.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der
Schritt des Bildens der ersten Leiterschicht (11a) den Schritt der
Bildung eine Leiterschicht auf der Oberfläche des anderen
Störstellenbereiches (6a) mit einem dazwischen liegenden Isolierfilm
umfaßt.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der
Schritt des Bildens der ersten dielektrischen Schicht (10a) die
Schritte
selektives Entfernen der Leiterschicht und des Isolierfilms, um die Oberfläche des anderen Störstellenbereiches (6a) freizulegen, und
Bilden einer dielektrischen Schicht auf der Oberfläche des anderen Störstellenbereiches und auf der Leiterschicht umfaßt.
selektives Entfernen der Leiterschicht und des Isolierfilms, um die Oberfläche des anderen Störstellenbereiches (6a) freizulegen, und
Bilden einer dielektrischen Schicht auf der Oberfläche des anderen Störstellenbereiches und auf der Leiterschicht umfaßt.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der
Schritt des Bildens der zweiten Leiterschicht (9) die Schritte
Entfernen eines Abschnittes einer dielektrischen Schicht, die auf der Oberfläche des anderen Störstellenbereiches (6a) gebildet ist, um dessen Oberfläche freizulegen, und
Bilden einer Leiterschicht auf dem anderen Störstellenbereich und auf der dielektrischen Schicht umfaßt.
Entfernen eines Abschnittes einer dielektrischen Schicht, die auf der Oberfläche des anderen Störstellenbereiches (6a) gebildet ist, um dessen Oberfläche freizulegen, und
Bilden einer Leiterschicht auf dem anderen Störstellenbereich und auf der dielektrischen Schicht umfaßt.
13. Verfahren nach einem der Ansprüche 9 bis 12, dadurch
gekennzeichnet, daß der Schritt des Bildens der zweiten
dielektrischen Schicht (10b) die Schritte
selektives Entfernen der zweiten Leiterschicht (9), um die Oberfläche der ersten dielektrischen Schicht (10a) freizulegen, und
Bilden einer dielektrischen Schicht auf der freigelegten Oberfläche der ersten dielektrischen Schicht und auf der zweiten Leiterschicht umfaßt.
selektives Entfernen der zweiten Leiterschicht (9), um die Oberfläche der ersten dielektrischen Schicht (10a) freizulegen, und
Bilden einer dielektrischen Schicht auf der freigelegten Oberfläche der ersten dielektrischen Schicht und auf der zweiten Leiterschicht umfaßt.
14. Verfahren nach einem der Ansprüche 9 bis 13, dadurch
gekennzeichnet, daß der Schritt des Bildens der dritten
Leiterschicht (11b) die Schritte
selektives Entfernen der zweiten dielektrischen Schicht (10b), um die Oberfläche der ersten Leiterschicht (11a) freizulegen, und
Bilden einer Leiterschicht auf der freigelegten Oberfläche der ersten Leiterschicht (11a) und auf der zweiten dielektrischen Schicht umfaßt.
selektives Entfernen der zweiten dielektrischen Schicht (10b), um die Oberfläche der ersten Leiterschicht (11a) freizulegen, und
Bilden einer Leiterschicht auf der freigelegten Oberfläche der ersten Leiterschicht (11a) und auf der zweiten dielektrischen Schicht umfaßt.
15. Dynamischer Direktzugriffsspeicher mit einem Kondensator mit
Stapelstruktur, aufweisend
ein Halbleitersubstrat (40) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
eine Mehrzahl von Wortleitungen (1a, 1b, 1c, 1d), die auf der Hauptoberfläche gebildet sind und sich in einer ersten Richtung erstrecken,
eine Mehrzahl von Bitleitungen (2a, 2b), die auf den Wortleitungen gebildet sind und sich in einer zweiten, die erste Richtung kreuzenden Richtung erstrecken,
eine Mehrzahl von Speicherzellen (3), die an den Kreuzungen zwischen den Wortleitungen und den Bitleitungen gebildet sind, wobei jede der Speicherzellen einen Feldeffekttransistor (4) und einen Kondensator (5) aufweist,
wobei der Feldeffekttransistor
ein Paar von Störstellenbereichen (6a, 6b) eines zweiten Leitfähigkeitstyps, die in einem Abstand voneinander auf dem Halbleitersubstrat gebildet sind, und
eine Gate-Elektrode (8), die auf dem Halbleitersubstrat zwischen dem Paar von Störstellenbereichen mit einem dazwischen befindlichen Isolierfilm gebildet und in einer Reihe mit der Wortleitung verbunden ist, aufweist und
die Bitleitungen isoliert über der Gate-Elektrode gebildet sind, um elektrisch in Kontakt mit einem der Störstellenbereiche (6b) zu kommen, und
eine Isolierschicht (14b) mit einem Loch (Ct1, Ct2) mit einer Bodenfläche, die die Oberfläche des anderen Störstellenbereiches (6a) freilegt, und einer Seitenoberfläche, die sich ungefähr vertikal zur Hauptoberfläche des Halbleitersubstrats erstreckt, gebildet ist, um die Bitleitungen zu bedecken, und wobei der Kondensator
eine erste Leiterschicht (11a), die auf der Isolierschicht gebildet ist, sich von der Bodenfläche auf die Seitenoberfläche des Loches erstreckt und vom Halbleitersubstrat isoliert ist,
eine erste dielektrische Schicht (10a), die auf der Oberfläche der ersten Leiterschicht gebildet ist,
eine zweite Leiterschicht (9), die auf der ersten dielektrischen Schicht gebildet ist und einen Abschnitt aufweist, der durch das Loch in elektrischem Kontakt mit dem anderen Störstellenbereich steht,
eine zweite dielektrische Schicht (10b), die auf der Oberfläche der zweiten Leiterschicht gebildet ist und einen Abschnitt aufweist, der mit der ersten dielektrischen Schicht verbunden ist,
eine dritte Leiterschicht (11b), die auf der Oberfläche der zweiten dielektrischen Schicht gebildet ist und einen Abschnitt aufweist, der elektrisch mit der ersten Leiterschicht verbunden ist, umfaßt, so daß die zweite Leiterschicht einen Speicherknoten (9) und die ersten und dritten Leiterschichten eine Zellenplatte (11) bilden.
ein Halbleitersubstrat (40) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
eine Mehrzahl von Wortleitungen (1a, 1b, 1c, 1d), die auf der Hauptoberfläche gebildet sind und sich in einer ersten Richtung erstrecken,
eine Mehrzahl von Bitleitungen (2a, 2b), die auf den Wortleitungen gebildet sind und sich in einer zweiten, die erste Richtung kreuzenden Richtung erstrecken,
eine Mehrzahl von Speicherzellen (3), die an den Kreuzungen zwischen den Wortleitungen und den Bitleitungen gebildet sind, wobei jede der Speicherzellen einen Feldeffekttransistor (4) und einen Kondensator (5) aufweist,
wobei der Feldeffekttransistor
ein Paar von Störstellenbereichen (6a, 6b) eines zweiten Leitfähigkeitstyps, die in einem Abstand voneinander auf dem Halbleitersubstrat gebildet sind, und
eine Gate-Elektrode (8), die auf dem Halbleitersubstrat zwischen dem Paar von Störstellenbereichen mit einem dazwischen befindlichen Isolierfilm gebildet und in einer Reihe mit der Wortleitung verbunden ist, aufweist und
die Bitleitungen isoliert über der Gate-Elektrode gebildet sind, um elektrisch in Kontakt mit einem der Störstellenbereiche (6b) zu kommen, und
eine Isolierschicht (14b) mit einem Loch (Ct1, Ct2) mit einer Bodenfläche, die die Oberfläche des anderen Störstellenbereiches (6a) freilegt, und einer Seitenoberfläche, die sich ungefähr vertikal zur Hauptoberfläche des Halbleitersubstrats erstreckt, gebildet ist, um die Bitleitungen zu bedecken, und wobei der Kondensator
eine erste Leiterschicht (11a), die auf der Isolierschicht gebildet ist, sich von der Bodenfläche auf die Seitenoberfläche des Loches erstreckt und vom Halbleitersubstrat isoliert ist,
eine erste dielektrische Schicht (10a), die auf der Oberfläche der ersten Leiterschicht gebildet ist,
eine zweite Leiterschicht (9), die auf der ersten dielektrischen Schicht gebildet ist und einen Abschnitt aufweist, der durch das Loch in elektrischem Kontakt mit dem anderen Störstellenbereich steht,
eine zweite dielektrische Schicht (10b), die auf der Oberfläche der zweiten Leiterschicht gebildet ist und einen Abschnitt aufweist, der mit der ersten dielektrischen Schicht verbunden ist,
eine dritte Leiterschicht (11b), die auf der Oberfläche der zweiten dielektrischen Schicht gebildet ist und einen Abschnitt aufweist, der elektrisch mit der ersten Leiterschicht verbunden ist, umfaßt, so daß die zweite Leiterschicht einen Speicherknoten (9) und die ersten und dritten Leiterschichten eine Zellenplatte (11) bilden.
16. Stapelkondensator für eine Halbleiterspeichereinrichtung mit
einem Substrat (40) mit einem Störstellenbereich (6a) auf der
Hauptoberfläche und einer im wesentlichen planen dicken
Isolierschicht (14a, 14b) auf dem Substrat parallel zur
Hauptoberfläche, wobei die Isolierschicht ein Loch (Ct1, Ct2)
aufweist, das sich über dem Störstellenbereich durch die
Isolierschicht erstreckt und Seitenwände in der Isolierschicht
definiert, gekennzeichnet durch
drei parallele Leiterschichten (9, 11a, 11b), die voneinander durch
zwei dünne dielektrische Schichten (10a, 10b) getrennt sind und sich
auf der Isolierschicht befinden, um eine zusammengesetzte
Kondensatorstruktur zu bilden, wobei die zusammengesetzte
Kondensatorstruktur eine erste Leiterschicht, die sich entlang der
Deckfläche der Isolierschicht zwischen Enden erstreckt, die auf
gegenüberliegenden Seiten des Loches liegen, und eine zweite
Leiterschicht, die sich durch das Loch zwischen der Deckfläche der
Isolierschicht und dem Störstellenbereich erstreckt, aufweist,
wobei eine erste und zweite äußere der Leiterschichten an den Enden
miteinander verbunden sind, eine (11a) der ersten und zweiten
Leiterschichten (11a, 11b) entlang der Seitenwände gebildet und vom
Störstellenbereich auf der Hauptoberfläche durch einen dünnen
Isolierfilm getrennt ist, und eine dritte Leiterschicht (9) in
elektrischem Kontakt mit dem Störstellenbereich auf der
Hauptoberfläche steht.
17. Zusammengesetzte Kondensatorstruktur für eine
Halbleiterspeichereinrichtung mit einem Substrat (40) mit einem
Störstellenbereich (6a) auf der Hauptoberfläche und einer im
wesentlichen planen dicken Isolierschicht (14a, 14b) auf dem
Substrat parallel zur Hauptoberfläche, wobei die Isolierschicht ein
Loch (Ct1, Ct2) aufweist, das sich über dem Störstellenbereich durch
die Isolierschicht erstreckt und Seitenwände in der Isolierschicht
definiert, gekennzeichnet durch
erste, zweite und dritte Leiterschichten (11a, 9, 11b), die
voneinander durch dünne dielektrische Schichten (10a, 10b) getrennt
sind und sich durch das Loch zwischen der Deckfläche der
Isolierschicht und dem Störstellenbereich erstrecken, wobei die
erste Leiterschicht (11a) die zweite Leiterschicht (9) und die
zweite Leiterschicht die dritte Leiterschicht (11b) umgibt,
wobei die erste Leiterschicht entlang der Seitenwand des Loches
gebildet und vom Störstellenbereich auf der Hauptoberfläche durch
einen dünnen Isolierfilm getrennt ist, die zweite Leiterschicht in
elektrischem Kontakt mit dem Störstellenbereich auf der
Hauptoberfläche steht und die dritte Leiterschicht elektrisch mit
der ersten Leiterschicht verbunden ist.
18. Halbleiterspeichereinrichtung nach Anspruch 17, dadurch
gekennzeichnet, daß die ersten, zweiten und dritten Leiterschichten
entlang der Deckfläche der Isolierschicht gebildet sind.
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