DE3929129C2 - - Google Patents

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DE3929129C2
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Description

Die vorliegende Erfindung bezieht sich auf eine dynamische Speichereinrichtung mit wahlfreiem Zugriff mit mindestens zwei Speicherzellen, mit ersten und zweiten MOS-Transistoren auf einem Halbleitersubstrat, von denen jeder eine Source, einen Drain und ein Gate besitzt, mit oberhalb von den Transistoren jeweils angeordneten ersten und zweiten Kondensatorelektroden zur elektrischen Ladungsspeicherung, wobei sich die Kondensatorelektroden durch jeweilige Kontaktlöcher in zwischen den MOS-Transistoren und den Kondensatorelektroden angeordneten Isolierfilmen erstrecken und jeweils an die Drain-Elektroden der MOS-Transistoren angeschlossen sind, und mit einem Kondensatorisolierfilm, der jeweils auf der ersten und zweiten Kondensatorelektroden zwischen dieser und einer Kondensatorgegenelektrode angebracht ist.
Ferner bezieht sie sich auf ein Verfahren zur Herstellung einer dynamischen Speichereinrichtung mit wahlfreiem Zugriff mit mindestens zwei Speicherzellen.
Die Packungsdichte eines DRAM vom MOS-Typ, der Speicherzellen mit je einem MOS-Transistor und einem Kondensator aufweist, nimmt nach und nach zu. Je höher die Packungsdichte ist, um so kleiner fällt in jeder Speicherzelle die vom Kondensator besetzte Fläche aus. Je kleiner die Fläche des Kondensators ist, um so kleiner ist die vom Kondensator aufgenommene Ladung. Infolgedessen besteht die Wahrscheinlichkeit der Vernichtung des in der Speicherzelle befindlichen Datenwertes, allgemein als "Weichfehler" (soft error) bekannt.
Um dieses Problem zu beseitigen, wurde ein entsprechendes Verfahren vorgeschlagen. Bei diesem Verfahren wird für den Kondensator in jeder Speicherzelle eine größere Fläche zur Verfügung gestellt, so daß der Kondensator eine größere Kapazität zur Aufnahme einer höheren Ladung aufweist, ohne jedoch die Integrationsdichte des DRAM preiszugeben. Ein Kondensator mit einem doppelstöckigen Speicherknoten ist in dem Aufsatz "Novel Storage Capacitance Enlargement Structure Using a Double-Stacked Storage Node in STC DRAM Cell" von T. Kus et al., veröffentlicht in "Extended Abstract of the 20th (1988 International) Conference on Solid-State Devices and Materials", Tokyo, 1988, Seiten 581 bis 584 offenbart. Die Kapazität dieses Kondensators ist relativ groß, aber beschränkt.
Die prioritätsältere DE 39 10 033 A1 beschreibt eine Halbleiterspeicheranordnung, bei welcher die Speicherkondensatoren in einer einzigen Ebene oberhalb der Transsistorebene angeordnet sind. Auf diese Weise steht den Speicherkondensatoren zwar eine größere ausnützbare Fläche zur Verfügung, jedoch ist die Flächenausnutzung noch nicht optimal.
Aufgabe der vorliegenden Erfindung ist es daher, eine Speicherstruktur mit hoher Packungsdichte zu erzielen, welche gleichzeitig Speicherkondensatoren mit vergrößerter Kapazität aufweist.
Zur Lösung dieser Aufgabe wird erfindungsgemäß vorgeschlagen, daß mindestens ein Teil der zweiten Kondensatorelektrode gegenüber der ersten Kondensatorelektrode auf Abstand gehalten und oberhalb derselben, sie teilweise überlappend, angeordnet ist und die Kondensatorgegenelektrode einen zwischen die sich überlappenden Teile der ersten und der zweiten Kondensatorelektrode eingefügten Abschnitt aufweist.
Ferner wird erfindungsgemäß vorgeschlagen, daß das Herstellungsverfahren die Schritte umfaßt:
  • - Bilden von ersten und zweiten MOS-Transistoren auf einem Halbleitersubstrat;
  • - Bilden eines Isolierfilms auf den ersten und zweiten MOS-Transistoren;
  • - Herstellen eines ersten Kontaktloches im Isolierfilm und Bilden einer ersten Kondensatorelektrode, die an die Drain-Elektrode des ersten MOS-Transistors angeschlossen ist;
  • - Bilden eines Abstandsfilms auf der ersten Kondensatorelektrode;
  • - Herstellen eines zweiten Kontaktloches im Abstandsfilm und im Isolierfilm und Bilden einer zweiten Kondensatorelektrode, die an die Drain-Elektrode des zweiten MOS-Transistors angeschlossen ist, wobei die zweite Kondensatorelektrode gegenüber der ersten Kondensatorelektrode auf Abstand gehalten und oberhalb derselben, sie teilweise überlappend, angeordnet ist;
  • - Durchführen einer isotropen Ätzung des Abstandsfilmes, wodurch der Abstandsfilm entfernt wird;
  • - Bilden eines Kondensatorisolierfilms, der die erste und die zweite Kondensatorelektrode bedeckt; und
  • - Bilden einer Kondensatorgegenelektrode auf der ersten und der zweiten Kondensatorelektrode mit Hilfe des Verfahrens der chemischen Dampfniederschlagung, derart, daß ein Teil der Kondensatorgegenelektrode den Spalt zwischen den einander überlappenden Teilen der ersten und der zweiten Kondensatorelektroden ausfüllt.
Durch die erfindungsgemäßen Merkmale wird der bedeutende Vorteil erzielt, daß die zur Verfügung stehende Grundfläche des Halbleiterchips in vielfacher Weise effizient genutzt wird. Dadurch, daß die Speicherkondensatoren in zwei zusätzliche Ebenen über der Ebene, welche die Transistoren enthält, ausgelagert worden sind, kann die Packungsdichte der Transistoren erhöht werden, während gleichzeitig in den zwei weiteren Schichten über der Transistorebene die Chipfläche für die Speicherkondensatorstrukturen benutzt werden kann. Durch Überlappung der Speicherkondensatorstrukturen in den zwei oberen Ebenen wird es dabei möglich, relativ große Speicherkapazitäten zu erzielen, so daß für die Schreib- bzw. Lesevorgänge des dynamischen Speichers verhältnismäßig einfache Ansteuerschaltungen ausreichen, was sich auf die erzielbare Packungsdichte zusätzlich positiv auswirkt und den Herstellungsaufwand für eine derartige Speichervorrichtung außerdem reduziert.
Weitere Ausgestaltungen der vorliegenden Erfindung ergeben sich aus den Unteransprüchen.
Da die Kondensatorelektrode oberhalb der Bitleitung angeordnet ist, gibt es durch die Bitleitung keine Begrenzung der Fläche, die von Kondensatoren eingenommen werden kann. Somit können Kondensatoren hergestellt werden, die genügend groß sind und über eine ausreichend große Kapazität verfügen.
Da sich ferner unter der Bitleitung nur eine Gateelektrode befindet, besitzt die Struktur eine flache Oberfläche, und die Bitleitung kann leicht hergestellt werden.
Weiter ist es nicht erforderlich, Öffnungen in den Kondensatorelektroden anzubringen, und diese Öffnungen als Kontaktlöcher für die Bitleitung zu verwenden. Selbst, wenn die Kondensatorelektroden zum Speichern von Ladungen dicker angelegt werden, ist es trotzdem einfach, sowohl die Bitleitung als auch die Kondensatorelektroden herzustellen. Grund dafür ist, daß die Bitleitungen gemäß der vorliegenden Erfindung gebildet werden, bevor die Kondensatoren gebildet werden.
Falls beide Kondensatorisolierfilme aus hoch dielektrischem Material wie Ta2O5 hergestellt werden, ist es erforderlich, so wenig Wärmebehandlungen wie möglich nach der Bildung der Kondensatorisolierfilme durchzuführen. Bei dem Verfahren gemäß der vorliegenden Erfindung stellt nur der Schritt der Bildung der Kondensatorelektrode eine Wärmebehandlung dar, die nach der Bildung des Kondensatorisolierfilms ausgeführt wird. Infolgedessen können die Kondensatorisolierfilme aus hoch dielektrischem Material hergestellt werden.
Weitere Ziele und Vorteile der Erfindung gehen aus der nachfolgenden Beschreibung in Verbindung mit den Zeichnungen hervor.
Fig. 1A stellt eine Draufsicht auf ein 4-Bit-DRAM gemäß einer ersten Ausführungsform der vorliegenden Erfindung dar;
Fig. 1B stellt einen Querschnitt entlang der Linie IB-IB in Fig. 1A dar;
Fig. 1C stellt ebenfalls einen Querschnitt dar, jedoch entlang der Linie IC-IC in Fig. 1A;
Fig. 1D stellt einen weiteren Querschnitt dar, und zwar entlang der Linie ID-ID in Fig. 1A;
Fig. 2A bis 9A,
Fig. 2B bis 9B,
Fig. 2C bis 9C und
Fig. 2D bis 9D stellen Ansichten dar, welche das Verfahren zur Herstellung des DRAM gemäß der ersten Ausführungsform der Erfindung erläutern, wozu im einzelnen zu bemerken ist:
Fig. 2A bis 9A stellen Draufsichten dar;
Fig. 2B stellt einen Querschnitt entlang der Linie IIB-IIB in Fig. 2A dar;
Fig. 2C stellt ebenfalls einen Querschnitt dar, jedoch entlang der Linie IIC-IIC in Fig. 2A;
Fig. 2D stellt einen weiteren Querschnitt dar, und zwar entlang der Linie IID-IID in Fig. 2A;
Fig. 3B stellt einen Querschnitt entlang der Linie IIIB-IIIB in Fig. 3A dar;
Fig. 3C stellt einen Querschnitt entlang der Linie IIIC-IIIC in Fig. 3A dar;
Fig. 3D stellt ebenfalls einen Querschnitt dar, jedoch entlang der Linie IIID-IIID in Fig. 3A;
Fig. 4B stellt einen Querschnitt entlang der Linie IVB-IVB in Fig. 4A dar;
Fig. 4C stellt einen Querschnitt entlang der Linie IVC-IVC in Fig. 4A dar;
Fig. 4D stellt ebenfalls einen Querschnitt dar, jedoch entlang der Linie IVD-IVD in Fig. 4A;
Fig. 5B stellt einen Querschnitt entlang der Linie VB-VB in Fig. 5A dar;
Fig. 5C stellt einen Querschnitt entlang der Linie VC-VC in Fig. 5A dar;
Fig. 5D stellt einen Querschnitt entlang der Linie VD-VD in Fig. 5A dar;
Fig. 6B stellt einen Querschnitt entlang der Linie VIB-VIB in Fig. 6A dar;
Fig. 6C stellt einen Querschnitt entlang der Linie VIC-VIC in Fig. 6A dar;
Fig. 6D stellt einen Querschnitt entlang der Linie VID-VID in Fig. 6A dar;
Fig. 7B stellt einen Querschnitt entlang der Linie VIIB-VIIB in Fig. 7A dar;
Fig. 7C stellt einen Querschnitt entlang der Linie VIIC-VIIC in Fig. 7A dar;
Fig. 7D stellt einen Querschnitt entlang der Linie VIID-VIID in Fig. 7A dar;
Fig. 8B stellt einen Querschnitt entlang der Linie VIIIB-VIIIB in Fig. 8A dar;
Fig. 8C stellt einen Querschnitt entlang der Linie VIIIC-VIIIC in Fig. 8A dar;
Fig. 8D stellt einen Querschnitt entlang der Linie VIIID-VIIID in Fig. 8A dar;
Fig. 9B stellt einen Querschnitt entlang der Linie IXB-IXB in Fig. 9A dar;
Fig. 9C stellt einen Querschnitt entlang der Linie IXC-IXC in Fig. 9A dar;
Fig. 9D stellt einen Querschnitt entlang der Linie IXD-IXD in Fig. 9A dar;
Fig. 10A stellt eine Draufsicht auf einen DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung dar;
Fig. 10B stellt einen Querschnitt entlang der Linie XB-XB in Fig. 10A dar;
Fig. 10C stellt einen Querschnitt entlang der Linie XC-XC in Fig. 10A dar;
Fig. 10D stellt einen Querschnitt entlang der Linie XD-XD in Fig. 10A dar;
Fig. 11A stellt eine Draufsicht auf einen DRAM gemäß einer dritten Ausführungsform der Erfindung dar;
Fig. 11B stellt einen Querschnitt entlang der Linie XIB-XIB in Fig. 11A dar;
Fig. 11C stellt einen Querschnitt entlang der Linie XIC-XIC in Fig. 11A dar;
Fig. 11D stellt einen Querschnitt entlang der Linie XID-XID in Fig. 11A dar;
Fig. 12A stellt eine Draufsicht auf einen DRAM gemäß einer vierten Ausführungsform der Erfindung dar;
Fig. 12B stellt einen Querschnitt entlang der Linie XIIB-XIIB in Fig. 12A dar;
Fig. 12C stellt einen Querschnitt entlang der Linie XIIC-XIIC in Fig. 12A dar;
Fig. 12D stellt einen Querschnitt entlang der Linie XIID-XIID in Fig. 12A dar;
Fig. 13A stellt eine Draufsicht auf einen DRAM gemäß einer fünften Ausführungsform der Erfindung dar;
Fig. 13B stellt einen Querschnitt entlang der Linie XIIIB-XIIIB in Fig. 13A dar;
Fig. 13C stellt einen Querschnitt entlang der Linie XIIIC-XIIIC in Fig. 13A dar;
Fig. 13D stellt einen Querschnitt entlang der Linie XIIID-XIIID in Fig. 13A dar;
Fig. 14A stellt eine Draufsicht auf einen DRAM entsprechend einer sechsten Ausführungsform der vorliegenden Erfindung dar;
Fig. 14B stellt einen Querschnitt entlang der Linie XIVB-XIVB in Fig. 14A dar;
Fig. 14C stellt einen Querschnitt entlang der Linie XIVC-XIVC in Fig. 14A dar;
Fig. 14D stellt einen Querschnitt entlang der Linie XIVD-XIVD in Fig. 14A dar;
Fig. 15A stellt eine Draufsicht auf eine siebte Ausführungsform der vorliegenden Erfindung dar;
Fig. 15B stellt einen Querschnitt entlang der Linie XVB-XVB in Fig. 15A dar;
Fig. 15C stellt einen Querschnitt entlang der Linie XVC-XVC in Fig. 15A dar;
Fig. 15D stellt einen Querschnitt entlang der Linie XVD-XVD in Fig. 15A dar;
Fig. 16A stellt eine Draufsicht auf einen DRAM gemäß einer achten Ausführungsform der vorliegenden Erfindung dar;
Fig. 16B stellt einen Querschnitt entlang der Linie XVIB-XVIB in Fig. 16A dar;
Fig. 16C stellt einen Querschnitt entlang der Linie XVIC-XVIC in Fig. 16A dar und
Fig. 16D stellt einen Querschnitt entlang der Linie XVID-XVID in Fig. 16A dar.
Nachfolgend wird ein DRAM gemäß einer ersten Ausführungsform der Erfindung unter Bezugnahme auf die Fig. 1A bis 1D beschrieben, welche vier Seite an Seite entlang einer Bitleitung angeordnete Speicherzellen zeigen.
Die Speicherzellen sind voneinander durch einen Elementisolierfilm 2 getrennt, der auf dem p-leitenden Siliziumsubstrat 1 gebildet ist. Jede Speicherzelle weist einen MOS-Transistor auf. Der MOS-Transistor umfaßt zwei n-Diffusionsschichten 5, einen Gateisolierfilm 3, der auf einem Kanalbereich zwischen den Schichten 5 gebildet ist, und eine Gateelektrode 4, welche auf dem Isolierfilm 3 gebildet ist. Die n-Diffusionsschichten 5 dienen jeweils als Sourcebereich und als Drainbereich.
Eine Bitleitung 10 ist über einen Bitleitungskontakt 9 mit einer Anschlußelektrode 7 verbunden. Die Anschlußelektrode 7 ist mit der n-Diffusionsschicht 5 verbunden.
Oberhalb der Bitleitung 10 und der Isolierfilme 11a und 11b ist eine Speicherknotenelektrode 13a (d.h. eine Ladungssammelelektrode) gebildet. Die Elektrode 13a ist über einen Speicherknotenkontakt 12A mit der Anschlußelektrode 7 verbunden. Die benachbarte Speicherzelle weist eine Speicherknotenelektrode 13b auf, die oberhalb der Kondensator- bzw. Speicherknotenelektrode 13a angeordnet ist. Die Elektrode 13b ist über einen Speicherknotenkontakt 12b mit der Anschlußelektrode 7 der benachbarten Speicherzelle verbunden. Jede Speicherknotenelektrode 13b überlappt eine einzelne Speicherknotenelektrode 13a. Im Spalt zwischen den Speicherknotenelektroden 13a und 13b ist ein Kondensatorbereich gebildet. Aufgrund des zwischen den Elektroden 13a und 13b bestehenden Spaltes weist der Kondensatorbereich eine große Kapazität auf.
Die Seiten der Speicherknotenelektroden 13a und 13b werden als Kondensatoren benutzt. Es ist nicht schwierig, das Muster der Bitleitung 10 zu bilden, auch wenn die Elektroden 13a und 13b dick ausgeführt werden, so daß die Seiten der Speicherknotenelektroden 13a und 13b als Kondensatoren benutzt werden können. Dies rührt daher, daß der Kondensatorisolierfilm 15 auf den Speicherknotenelektroden 13a und 13b und die Kondensatorgegenelektrode 16 auf dem Kondensatorisolierfilm 15 gebildet ist, also oberhalb der Bitleitung 10. Bei dieser Struktur brauchen keine Löcher zur Herstellung von Kontakten erzeugt zu werden, die bis zur Kondensatorgegenelektrode 16 reichen. Es ist daher nicht erforderlich, Kondensatorelektroden innerhalb der Speicherzellen zu bilden.
Es wird nun unter Bezugnahme auf die Fig. 2A bis 9D erläutert, wie der DRAM gemäß der ersten Ausführungsform der Erfindung hergestellt wird. Die durchgezogenen Linien in den Fig. 2A, 3A, 4, 5A, 6A, 7A, 8A und 9A stellen die Muster der DRAM-Elemente dar, die in den aufeinanderfolgenden Schritten zur Herstellung des DRAM gebildet werden.
Wie aus den Fig. 2A bis 2D hervorgeht, wird ein Oxidfilm 18 mit einer Dicke von 50 nm auf einem p-leitenden Siliziumsubstrat 1 erzeugt, der einen spezifischen Widerstand von ungefähr 5 Ohm×cm besitzt. Auf dem Oxidfilm 18 wird ein Siliziumnitridfilm 19 aufgebracht und sowohl der Oxidfilm 18 als auch der Siliziumnitridfilm 19 werden mit einem Muster versehen, so daß eine Maske gebildet wird. Durch diese Maske werden Boratome in das Substrat 1 injiziert, wodurch Kanalstopperschichten 17 gebildet werden.
Dann wird das Substrat 1, wie in den Fig. 3A bis 3D gezeigt, der selektiven Oxidation unterworfen, wodurch ein Elementisolierfilm 2 aus Siliziumoxid mit einer Dicke von 700 nm erzeugt wird. Während der selektiven Oxidation diffundieren Störatome der Kanalstopperschichten 17 nach unten und waagerecht unter den Elementisolierfilm 2. Der Elementisolierfilm 2 kann auch durch ein anderes Verfahren erzeugt werden.
Als nächstes wird, wie in den Fig. 4A bis 4D gezeigt ist, ein Gateisolierfilm 3 mit einer Dicke von etwa 10 nm auf dem Substrat 1 mit Hilfe, beispielsweise einer thermischen Oxidation erzeugt. Dann wird ein polykristalliner Siliziumfilm von etwa 200 nm Dicke auf der gesamten Oberfläche der Struktur aufgebracht. Weiter wird ein Isolierfilm mit einer Dicke von etwa 200 nm auf der gesamten Oberfläche der Struktur mit Hilfe beispielsweise der CVD-Methode niedergeschlagen. Die Struktur wird durch reaktives Ionenätzen bearbeitet, wodurch der polykristalline Siliziumfilm und der Isolierfilm teilweise abgeätzt werden, so daß die Gateelektroden 4 und die Isolierfilme 6 entstehen. Dann werden unter Verwendung der Gateelektroden 4 und der Isolierfilme 6 als Masken Arsen- oder Phosphorionen in das Substrat 1 injiziert, wodurch n-Schichten 5 mit einer Tiefe von beispielsweise ca. 150 nm gebildet werden. Einige der n-Schichten 5 werden als Sources, andere der n-Schichten 5 werden als Drains arbeiten. Als nächstes wird ein Isolierfilm von etwa 100 nm auf der gesamten Oberfläche der Struktur durch beispielsweise die CVD-Methode aufgebracht. Dieser Isolierfilm wird der reaktiven Ionenätzung ausgesetzt, wodurch selbst­ ausgerichtete Isolierfilme 6a auf den Seiten jeder Gitterelektrode 4 stehen bleiben.
Als nächstes wird, wie in den Fig. 5A bis 5D gezeigt, ein polykristalliner Siliziumfilm mit einer Dicke von etwa 50 nm auf der gesamten Oberfläche der Struktur aufgebracht. In den polykristallinen Siliziumfilm werden Arsen- oder Phosphorionen injiziert oder es wird Phosphor eindiffundiert. Nach diesem Dotieren mit Störatomen wird der polykristalline Siliziumfilm durch reaktives Ionenätzen bearbeitet, wodurch die Anschlußelektroden 7 erzeugt werden.
Danach wird, wie in den Fig. 6A bis 6D gezeigt ist, ein Isolierfilm 8 mit einer Dicke von etwa 300 nm auf der gesamten Oberfläche der Struktur aufgebracht. Im einzelnen wird ein SiO2-Film mit einer Dicke von beispielsweise 10 nm auf der gesamten Oberfläche der Struktur mit Hilfe der CVD-Methode gebildet. Dann wird ein BPSG-Film von 350 nm Dicke auf dem SiO2-Film aufgebracht. Weiter wird ein PSG-Film von 250 nm Dicke auf dem BPSG-Film aufgetragen. Danach wird die Struktur einer Wärmebehandlung bei 900°C unterworfen, wodurch der PSG-Film und der BPSG-Film zum Schmelzen gebracht werden. Dann wird die Struktur mit einer Ammoniumfluoridlösung behandelt, wodurch der PSG-Film und der Oberflächenbereich des BPSG-Films abgeätzt werden und der Isolierfilm 8 gebildet wird. Der Film 8 wird selektiv geätzt, d.h. der reaktiven Ionenätzung unterworfen, wodurch im Isolierfilm 8 ein Kontaktloch 9 für die Bitleitung erzeugt wird. Als nächstes wird mit Hilfe beispielsweise der CVD-Methode polykristallines Silizium auf der gesamten Oberfläche der Struktur niedergeschlagen. Weiter wird durch Aufstäuben oder EB-Dampfauftragung Molybdänsilizid auf die gesamte Oberfläche aufgebracht. Dann wird eine reaktive Ionenätzung durchgeführt, wodurch das polykristalline Silizium und das Molybdänsilizid unter Bildung des Musters für die Bitleitung 10 abgeätzt wird. Die Oberfläche des Substrats 1 ist recht flach, so daß auch der Isolierfilm 8 leicht flach ausgebildet werden kann. Es ist also nicht schwierig, die Bitleitung auf dem Isolierfilm 8 herzustellen. Weiter ist auch die Oberfläche auf einem Kontaktabschnitt der Bitleitung 10 recht flach. Daher ist es nicht schwierig, die Bitleitung 10 mit einem Isolierfilm abzudecken.
Als nächstes wird, wie in den Fig. 7A bis 7D gezeigt ist, ein Isolierfilm 11a mit einer Dicke von etwa 200 nm auf dem Isolierfilm 8 aufgebracht, und bedeckt die Bitleitung 10. Dann wird ein weiterer Isolierfilm 11b auf den Isolierfilm 11a aufgebracht. Durch reaktives Ionenätzen werden Kontaktlöcher 12a in die Isolierfilme 11b, 11a und 8 zur Bildung erster Speicherknoten eingebracht. Wie im Falle des Isolierfilmes 8 wird auch der Isolierfilm 11a durch einen mittels CVD aufgebrachten SiO2-Film einen BPSG-Film und einen PSG-Film gebildet, die jeweils eine Dicke von 50 nm, 300 nm und 250 nm besitzen, wobei der Film durch Schmelzen und Ätzen des BPSG-Filmes und des PSG-Filmes erzeugt wurde. Bei dem Isolierfilm 11b handelt es sich beispielsweise um einen durch CVD aufgebrachten Si3N4-Film, der eine Dicke von 50 nm besitzt. Danach wird ein polykristalliner Siliziumfilm mit einer Dicke von beispielsweise 300 bis 600 nm auf der gesamten Oberfläche der Struktur aufgebracht. In diesen polykristallinen Siliziumfilm werden Arsen- oder Phosphorionen injiziert oder es wird Phosphor eindiffundiert. Der so mit Störatomen dotierte polykristalline Siliziumfilm wird selektiv abgeätzt (reaktives Ionenätzen), wodurch erste Speicherknotenelektroden 13a gebildet werden.
Dann wird, wie in den Fig. 8A bis 8D veranschaulicht, durch CVD ein SiO2-Film 14 mit einer Dicke von etwa 200 nm auf der gesamten Oberfläche der Struktur aufgebracht. Dieser Film 14 sowie die Isolierfilme 11a, 11b und 8 werden selektiv geätzt (reaktives Ionenätzen), wodurch Kontaktlöcher 12b zur Bildung zweiter Speicherknotenkontakte erzeugt werden. Als nächstes wird ein polykristalliner Siliziumfilm mit einer Dicke von 300 bis 600 nm auf der gesamten Oberfläche der Struktur aufgetragen. In den polykristallinen Siliziumfilm werden Arsen- oder Phosphorionen injiziert, oder es wird Phosphor eindiffundiert. Nach diesem Dotieren mit Störatomen wird eine Photolackmaske auf dem polykristallinen Siliziumfilm erzeugt. Unter Verwendung der Maske wird der polykristalline Siliziumfilm selektiv geätzt, d.h. durch reaktives Ionenätzen bearbeitet, wodurch zweite Speicherknotenelektroden 13b gebildet werden.
Als nächstes wird, wie in den Fig. 9A bis 9D dargestellt, der durch CVD aufgebrachte SiO2-Film 14 isotrop mit NH4F geätzt, womit der SiO2-Film 14 entfernt wird. Wenn auch der SiO2-Film 14 mit NH4F geätzt wird, wird der Si3N4-Film 11b jedoch nicht mit diesem Ätzmittel geätzt. Somit werden die ersten Speicherknotenelektroden 13a und die zweiten Speicherknotenelektroden 13a freigelegt. Im nächsten Schritt wird ein Siliziumnitridfilm mit einer Dicke von etwa 10 nm durch die CVD-Methode bei niedrigem Druck auf der gesamten Oberfläche der Struktur aufgebracht. Die Struktur wird in einer Wasserdampfatmosphäre von 900°C während einer Dauer von 30 Minuten oxidiert, wodurch ein Kondensatorisolierfilm 15 auf der gesamten Oberfläche der Struktur erzeugt wird. Dieser Film besteht aus einem Siliziumoxidfilm und einem Siliziumnitridfilm, die übereinander gebildet werden. Es kann aber auch ein einschichtiger Film oder ein mehrschichtiger Ta2O5-Film sowie ein Siliziumnitridfilm sein, vorausgesetzt, daß der Film aus einem Material besteht, mit dem ein Kondensatorisolierfilm erzeugt werden kann.
Schließlich wird, wie in Fig. 1A bis 1D gezeigt, polykristallines Silizium auf der gesamten Oberfläche der Struktur aufgebracht. In den polykristallinen Siliziumfilm werden Arsen- oder Phosphorionen injiziert, oder es wird Phosphor eindiffundiert. Dann wird der polykristalline Siliziumfilm mit einem Muster versehen, um so eine Elektrodenplatte 16 zu bilden. Damit ist der Hauptzellabschnitt des DRAM fertiggestellt. Da die Kondensator­ gegenelektrode 16 als eine gemeinsame Elektrode der Speicherzellengruppe ausgebildet werden kann, brauchen in der Elektrode keine Löcher zur Bildung der Bitleitungen angebracht zu werden.
Bei der oben beschriebenen ersten Ausführungsform der Erfindung bestehen die Speicherknotenelektroden 13a und 13b sowie die Kondensatorgegenelektrode 16 aus polykristallinem Silizium. Sie können aber auch aus einem anderen Material wie etwa Wolfram (W) hergestellt werden.
Wie aus den Fig. 7A und 8A klar hervorgeht, sind die ersten Speicherknotenelektroden 13a und die zweiten Speicherknotenelektroden 13b in einem schachbrettartigen Muster angeordnet. Dadurch wird die Fläche zwischen einander gegenüberstehenden Abschnitten von zwei beliebigen benachbarten Reihen der Maske zur Bildung der ersten Speicherknotenelektroden 13a verkleinert. Dasselbe gilt für die zweiten Speicherknotenelektroden 13b. Infolgedessen können die Speicherknotenelektroden photolithographisch mit einer höheren Genauigkeit hergestellt werden, als wenn sie entlang der Gateelektroden 4 angeordnet wären.
Nachfolgend wird nunmehr der DRAM gemäß einer zweiten Ausführungsform der Erfindung unter Bezugnahme auf die Fig. 10A bis 10D beschrieben. Bei der zweiten Ausführungsform werden nicht nur die obere Oberfläche und die Seiten, sondern auch die untere Oberfläche jeder der ersten Speicherknotenelektroden als Kondensatorbereiche genutzt, während bei der ersten Ausführungsform der Erfindung nur die obere Oberfläche und die Seiten der ersten Speicherknotenelektroden als Kondensatorbereiche benutzt werden. Damit besitzt die zweite Ausführungsform Kondensatoren mit einer größeren Kapazität als die Kondensatoren der ersten Ausbildungsform. Die dazu erforderliche Struktur wird wie folgt erhalten. Durch CVD wird ein SiO2-Film auf einem Si3N4-Isolierfilm 11b gebildet. Dann wird die erste Speicherknotenelektrode auf dem SiO2-Film erzeugt. Schließlich werden der SiO2-Film 14 und der SiO2-Film auf dem Si3N4-Isolierfilm 11b geätzt. Dieses Verfahren vergrößert die Kapazität jedes Kondensators, da es möglich ist, die Oberflächengröße der ersten Speicherknotenelektrode zu vergrößern, die als ein Kondensatorbereich benutzt wird.
Nachfolgend wird der DRAM einer dritten Ausführungsform der Erfindung unter Bezugnahme auf die Fig. 11A bis 11D beschrieben. Bei der ersten Ausführungsform fällt die Musterfläche der Elektrode 13b, da die obere Oberfläche, die untere Oberfläche und die Seiten jeder zweiten Speicherknotenelektrode 13b als Ladungssammelbereiche benutzt werden, kleiner als diejenige der ersten Speicherknotenelektroden 13a aus. Falls die zweite Speicherknotenelektrode 13b den gleichen Musterbereich wie den für die erste Speicherknotenelektrode 13a aufweist, besitzen die zu bildenden benachbarten Speicherzellen unterschiedliche Kapazitäten. Demgemäß werden bei der dritten Ausführungsform der Erfindung die ersten Speicherknotenelektroden 13a dicker als die zweiten Speicherknotenelektroden 13b ausgebildet, wodurch der Kapazitätsunterschied benachbarter Zellen minimiert wird. Im einzelnen sind die ersten Speicherknotenelektroden 13a etwa 600 nm dick, während die zweiten Speicherknotenelektroden 13b etwa 200 nm dick sind. Da die Elektroden 13a und 13b diese unterschiedlichen spezifischen Dicken aufweisen, besitzen sie Oberflächen von im wesentlichen gleicher Größe. Infolgedessen wird der Kapazitätsunterschied unter den zu bildenden benachbarten Speicherzellen reduziert.
Nachfolgend wird unter Bezugnahme auf die Fig. 12A bis 12D eine vierte Ausführungsform des DRAM gemäß der Erfindung beschrieben. Bei der ersten Ausführungsform besteht jede Bitleitung 10 aus einem elementisolierenden Film 2 zwischen zwei Reihen von Speicherzellen, die sich parallel zu den Wortleitungen erstrecken. Die Bitleitung 10 verläuft somit zur Wortleitung unter einem rechten Winkel. Um weiter einen vorherbestimmten Abstand zwischen den Bitleitungen zu erzielen, nimmt die Bitleitung 10 mit der auf dem Elementisolierfilm 2 gebildeten und von der MOS-Diffusionsschicht 5 ausgehenden Anschlußelektrode 7 Kontakt. Bei der vierten Ausführungsform ist jeder Kontakt 9 für die Bitleitung 10 oberhalb eines Elementbereiches gebildet, während die Löcher zur Herstellung der Speicherknotenkontakte 12a und 12b durch Herstellen von Öffnungen durch die Bitleitungen 10 gebildet werden können. Infolgedessen können die Bitleitungen 10 geradlinig verlaufen, wodurch das Aufbringen der Muster für die Bitleitungen leicht zu bewerkstelligen ist.
Nunmehr wird die fünfte Ausführungsform des DRAM gemäß der Erfindung unter Bezugnahme auf die Fig. 13A bis 13D beschrieben. Bei der ersten Ausführungsform sind die Bitleitungen 10 und die Speicherknotenelektroden 13a und 13b mit den Anschlußelektroden 7 verbunden, die ihrerseits an n-Diffusionsschichten 5 angeschlossen sind. Der Zweck der Verwendung von Anschlußelektroden 7 besteht darin, die auf dem elementtrennenden Isolierfilm gebildeten Bitleitungen 10 mit den im p-leitenden Siliziumsubstrat 1 gebildeten n-Diffusionsschichten 5 zu verbinden. Die Verwendung der Elektroden 7 bedeutet zweifellos eine Vergrößerung der Anzahl der Elektroden. Bei der fünften Ausführungsform der Erfindung ist derjenige Abschnitt jeder n-Diffusionsschicht 5, welcher mit der Bitleitung 10 Kontakt aufnimmt, bis an den Elementisolierbereich verlängert, wodurch die Bitleitung 10 mit der n-Diffusionsschicht 5 ohne Verwendung von Anschlußelektroden 7 verbunden wird.
Nunmehr wird der DRAM gemäß einer sechsten Ausführungsform der Erfindung unter Bezugnahme auf die Fig. 14A bis 14D beschrieben. Bei der ersten Ausführungsform besitzen die Speicherknotenelektroden 13a und 13b die Gestalt rechteckiger Parallelepipeds, von denen jedes zwei parallele rechteckige Hauptflächen und vier rechteckige gleichmäßig in die Hauptflächen übergehende Seitenflächen besitzt. Bei der sechsten Ausführungsform werden nach Herstellung der rechteckigen parallelepipedischen Speicherknotenelektroden 13a, 13b Gräben in den Mittelteil der oberen Oberfläche jeder Speicherknotenelektrode eingebracht, die sich rechtwinklig zu den Wortleitungen erstrecken, wodurch die Größe der oberen Oberfläche der Speicherknotenelektrode vergrößert wird. Als Ergebnis besitzt jede Speicherzelle eine vergrößerte Kapazität.
Alternativ kann in den Mittelteil der oberen Oberfläche jeder Speicherknotenelektrode eine Ausnehmung eingearbeitet werden. In diesem Falle nimmt die Kapazität jeder Speicherzelle ebenfalls zu. Weiter kann die Oberfläche der Speicherknotenelektrode auch auf jede andere Weise zur Vergrößerung der Kapazität der Speicherzellen bearbeitet werden.
Nachfolgend wird der DRAM entsprechend einer siebten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Fig. 15A bis 15D beschrieben. Der elementtrennende Isolierfilm der ersten Ausführungsform ist ein durch selektive Oxidation gebildeter Feldisolierfilm. Bei der siebten Ausführungsform wird von einem elementtrennenden Isolierfilm eines Grabentyps Gebrauch gemacht. Im einzelnen werden in der Oberfläche des Siliziumsubstrates 1 Gräben 20 eingearbeitet, und dann wird in diesen Gräben ein elementtrennender Isolierfilm 2a mit Hilfe des CVD-Verfahrens vergraben.
Der Film 2a kann aus Siliziumoxid bestehen. Alternativ kann es ein zweischichtiger Film sein, der aus einem auf den inneren Oberflächen der Gräben 20 gebildeten SiO2-Film und einem, auf dem SiO2-Film gebildeten polykristallinen Siliziumfilm mit einer Dicke von 100 nm besteht. Die Seiten jedes Grabens können senkrecht stehen oder geneigt sein.
Nunmehr soll noch der DRAM gemäß einer achten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Fig. 16A bis 16D beschrieben werden. Der DRAM dieser Ausführungsform besitzt MOS-Transistoren eines Typs, der sich von den Planarkanal-MOS-Transistoren der ersten Ausführungsform unterscheidet. Eine Stapelspeicherzelle des gleichen Typs wie dem bei der vorliegenden Erfindung verwendeten weist einen MOS-Transistor in der untersten Schicht auf. Dies bedeutet, daß der MOS-Transistor einer Wärmebehandlung ausgesetzt ist, die beispielsweise bei 900°C während einer Dauer von 400 Minuten zur Zeit der Ausbildung eines MOS-Kondensators durchgeführt wird. Der MOS-Transistor wird daher sehr wahrscheinlich durch die Wärmebehandlung angegriffen. Demgegenüber besitzt der DRAM der achten Ausführungsform MOS-Transistoren, die mit Gräben versehen sind und daher gegen eine intensive Wärmebehandlung immun sind. Die Kanäle der mit Gräben versehenen MOS-Transistoren erstrecken sich entlang eines Grabens in der Oberfläche des Substrates. Genauer gesagt werden p-Schichten 21, welche die effektiven Kanalbereiche der mit Gräben versehenen MOS-Transistoren darstellen, am Boden des Grabens mit Abstand voneinander gebildet. Da an den Seiten der Gräben P-Schichten (mit einer niedrigen Störstellenkonzentration) gebildet werden, besitzt jeder mit Gräben versehene MOS-Transistor eine hohe Drain-Durchbruchsspannung. Die Speicherzellen, von denen jede einen mit Gräben versehenen MOS-Transistor besitzt, fallen kleiner als jene aus, die einen Planarkanal-MOS-Transistor aufweisen.
Es können verschiedene Abänderungen und Ausführungsvarianten der Erfindung ausgeführt werden. Beispielsweise kann eine Aluminiumleitung oberhalb der Kondensatorgegenelektrode angebracht und in Kontakt mit der Wortleitung für jeweils 32 Speicherzellen gebracht werden, wodurch der Widerstand der Wortleitung verringert wird. Kurz gesagt können Shunt-Techniken angewandt werden.
Weiter können die Isolierfilme 8 und 9 mit Hilfe einer Vorspannungsaufstäubung zur Erzeugung glatter Oberflächen erzeugt werden, anstatt mit Hilfe des bei den oben beschriebenen Ausführungsformen angewandten Schmelzprozesses.
Weiter können die Speicherknotenelektroden aus drei, vier oder mehr Schichten bestehen, anstatt aus nur zwei Schichten, wie bei den oben beschriebenen Ausführungsformen. Jede der Speicherknotenelektroden besitzt eine vergrößerte Oberflächenausdehnung durch Überlappen dieser Schichten, wodurch der Kondensator der Speicherzelle genügend elektrische Ladung aufnimmt, ohne daß die Notwendigkeit besteht, die Dicke des Kondensatorisolierfilmes zu verringern, wenn die Speicherzelle kleiner ausgeführt wird.

Claims (9)

1. Dynamische Speichereinrichtung mit wahlfreiem Zugriff mit mindestens zwei Speicherzellen, mit ersten und zweiten MOS-Transistoren auf einem Halbleitersubstrat (1), von denen jeder eine Source, einen Drain und ein Gate (4) besitzt, mit oberhalb von den Transistoren jeweils angeordneten ersten und zweiten Kondensatorelektroden (13a, 13b) zur elektronischen Ladungsspeicherung, wobei sich die Kondensatorelektroden durch jeweilige Kontaktlöcher in zwischen den MOS-Transistoren und den Kondensatorelektroden angeordneten Isolierfilmen (6, 8, 11a, 11b) erstrecken und jeweils an die Drain-Elektroden der MOS-Transistoren angeschlossen sind, und mit einem Kondensatorisolierfilm (15), der jeweils auf der ersten und zweiten Kondensatorelektrode zwischen dieser und einer Kondensatorgegenelektrode (16) angebracht ist, dadurch gekennzeichnet, daß
  • - mindestens ein Teil der zweiten Kondensatorelektrode (13b) gegenüber der ersten Kondensatorelektrode (13a) auf Abstand gehalten und oberhalb derselben, sie teilweise überlappend, angeordnet ist; und
  • - die Kondensatorgegenelektrode (16) einen zwischen die sich überlappende Teile der ersten und der zweiten Kondensatorelektrode (13a, 13b) eingefügten Abschnitt aufweist.
2. Dynamische Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
  • - die Isolierfilme (6, 8, 11a, 11b) einen ersten Isolierfilm (6, 8) umfassen, der auf den ersten und zweiten MOS-Transistoren gebildet ist,
  • - auf dem ersten Isolierfilm (6, 8) Bitleitungen (10) gebildet sind, die sich durch ein Kontaktloch (9) im ersten Isolierfilm (6, 8) erstrecken und an die Source-Elektrode des ersten bzw. zweiten MOS-Transistors angeschlossen sind, und
  • - die Isolierfilme (6, 8, 11a, 11b) einen zweiten Isolierfilm (11a, 11b) umfassen, der auf den Bitleitungen (10) gebildet ist.
3. Dynamische Speichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Gate (4) als eine Wortleitung fungiert.
4. Dynamische Speichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die ersten und zweiten Kondensatorelektroden (13a, 13b) in einem schachtbrettartigen Muster angeordnet sind.
5. Dynamische Speichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß eine Fläche der ersten Kondensatorelektrode (13a), die der Kondensatorgegenelektrode (16) gegenübersteht, die gleiche Fläche besitzt wie eine Oberfläche der zweiten Kondensatorelektrode (13b), die der Kondensatorgegenelektrode (16) gegenübersteht.
6. Dynamische Speichereinrichtung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Bitleitungen (10) und Kondensatorelektroden (13a, 13b) über Anschlußelektroden (7) mit den Source- bzw. Drain-Elektroden der MOS-Transistoren verbunden sind.
7. Dynamische Speichereinrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß
  • - die Bitleitungen (10) auf einem Elementisolierbereich (2) gebildet sind, und
  • - sie die auf den Gates der ersten und der zweiten MOS-Transistoren gebildeten Wortleitungen unter einem rechten Winkel queren.
8. Dynamische Speichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß sich die Anschlußelektroden (7) der Bitleitungen (10) über den Elementisolierbereich (2) erstrecken.
9. Verfahren zur Herstellung einer dynamischen Speichereinrichtung mit wahlfreiem Zugriff, mit mindestens zwei Speicherzellen, gekennzeichnet durch folgende Schritte:
  • - Bilden von ersten und zweiten MOS-Transistoren auf einem Halbleitersubstrat (1);
  • - Bilden eines Isolierfilms (6, 8, 11a, 11b) auf den ersten und zweiten MOS-Transistoren;
  • - Herstellen eines ersten Kontaktloches im Isolierfilm und Bilden einer ersten Kondensatorelektrode (13a), die an die Drain-Elektrode des ersten MOS-Transistors angeschlossen ist;
  • - Bilden eines Abstandsfilms (14) auf der ersten Kondensatorelektrode (13a);
  • - Herstellen eines zweiten Kontaktloches im Abstandsfilm (14) und im Isolierfilm (6, 8, 11a), 11b) und Bilden einer zweiten Kondensatorelektrode (13b), die an die Drain-Elektrode des zweiten MOS-Transistors angeschlossen ist, wobei die zweite Kondensatorelektrode (13b) gegenüber der ersten Kondensatorelektrode (13a) auf Abstand gehalten und oberhalb derselben, sie teilweise überlappend, angeordnet ist;
  • - Durchführen einer isotropen Ätzung des Abstandsfilmes (14), wodurch der Abstandsfilm (14) entfernt wird;
  • - Bilden eines Kondensatorisolierfilms (15), der die erste und die zweite Kondensatorelektrode (13a, 13b) bedeckt; und
  • - Bilden einer Kondensatorgegenelektrode (16) auf der ersten und der zweiten Kondensatorelektrode mit Hilfe des Verfahrens der chemischen Dampfniederschlagung, derart, daß ein Teil der Kondensatorgegenelektrode (16) den Spalt zwischen den einander überlappenden Teilen der ersten und der zweiten Kondensatorelektroden (13a, 13b) ausfüllt.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02304968A (ja) * 1989-05-19 1990-12-18 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
KR940005729B1 (ko) * 1989-06-13 1994-06-23 삼성전자 주식회사 디램셀의 제조방법 및 구조
JP2524842B2 (ja) * 1989-11-08 1996-08-14 三菱電機株式会社 半導体記憶装置
KR930005741B1 (ko) * 1990-11-01 1993-06-24 삼성전자 주식회사 터널구조의 디램 셀 및 그의 제조방법
KR950003915B1 (ko) * 1990-04-10 1995-04-20 마쯔시다덴기산교 가부시기가이샤 반도체집적회로장치 및 그 제조방법
JPH03296262A (ja) * 1990-04-13 1991-12-26 Mitsubishi Electric Corp 半導体メモリセル
EP0463741B1 (de) * 1990-05-31 1997-07-23 Canon Kabushiki Kaisha Verfahren zur Herstellung einer Halbleiterspeicheranordnung mit Kondensator
KR920009748B1 (ko) * 1990-05-31 1992-10-22 삼성전자 주식회사 적층형 캐패시터셀의 구조 및 제조방법
KR920001716A (ko) * 1990-06-05 1992-01-30 김광호 디램셀의 적층형 캐패시터의 구조 및 제조방법
KR930007194B1 (ko) * 1990-08-14 1993-07-31 삼성전자 주식회사 반도체 장치 및 그 제조방법
JP2599495B2 (ja) * 1990-09-05 1997-04-09 シャープ株式会社 半導体装置の製造方法
JP2601022B2 (ja) * 1990-11-30 1997-04-16 日本電気株式会社 半導体装置の製造方法
JP3126739B2 (ja) * 1990-12-06 2001-01-22 三菱電機株式会社 半導体記憶装置およびその製造方法
US5108943A (en) * 1991-01-02 1992-04-28 Micron Technology, Inc. Mushroom double stacked capacitor
US5202278A (en) * 1991-09-10 1993-04-13 Micron Technology, Inc. Method of forming a capacitor in semiconductor wafer processing
JP2905642B2 (ja) * 1992-01-18 1999-06-14 三菱電機株式会社 半導体装置およびその製造方法
US5206183A (en) * 1992-02-19 1993-04-27 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells
DE4221433A1 (de) * 1992-06-30 1994-01-05 Siemens Ag Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung
WO1994003898A1 (de) * 1992-08-10 1994-02-17 Siemens Aktiengesellschaft Dram-zellenanordnung
US5864181A (en) 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
JPH07161832A (ja) * 1993-12-08 1995-06-23 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JPH0888335A (ja) * 1994-09-20 1996-04-02 Mitsubishi Electric Corp 半導体記憶装置
JP2797994B2 (ja) * 1995-02-17 1998-09-17 ヤマハ株式会社 半導体装置
US6043562A (en) 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
FR2752336B1 (fr) * 1996-08-09 1999-05-14 Sgs Thomson Microelectronics Condensateur dans un circuit integre
US5712813A (en) * 1996-10-17 1998-01-27 Zhang; Guobiao Multi-level storage capacitor structure with improved memory density
JP3749776B2 (ja) * 1997-02-28 2006-03-01 株式会社東芝 半導体装置
US5851875A (en) * 1997-07-14 1998-12-22 Micron Technology, Inc. Process for forming capacitor array structure for semiconductor devices
US5858829A (en) * 1998-06-29 1999-01-12 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas using sidewall-spacer bit lines
US6303956B1 (en) * 1999-02-26 2001-10-16 Micron Technology, Inc. Conductive container structures having a dielectric cap
JP2001077327A (ja) 1999-09-02 2001-03-23 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US6232168B1 (en) * 2000-08-25 2001-05-15 Micron Technology, Inc. Memory circuitry and method of forming memory circuitry
US6376380B1 (en) 2000-08-30 2002-04-23 Micron Technology, Inc. Method of forming memory circuitry and method of forming memory circuitry comprising a buried bit line array of memory cells
KR100389032B1 (ko) * 2000-11-21 2003-06-25 삼성전자주식회사 강유전체 메모리 장치 및 그의 제조 방법
US6706608B2 (en) * 2001-02-28 2004-03-16 Micron Technology, Inc. Memory cell capacitors having an over/under configuration
US6423609B1 (en) 2001-05-18 2002-07-23 Micron Technology, Inc. Methods of forming capacitors on a wafer, photolithographic methods of forming capacitors on a wafer, and semiconductor wafer
JP2003152105A (ja) * 2001-11-15 2003-05-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6962840B2 (en) * 2002-09-11 2005-11-08 Samsung Electronics Co., Ltd. Method of forming MOS transistor
JP3944455B2 (ja) * 2003-01-31 2007-07-11 松下電器産業株式会社 半導体装置及びその製造方法
US8084841B2 (en) * 2009-05-05 2011-12-27 Georgia Tech Research Systems and methods for providing high-density capacitors

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL173572C (nl) * 1976-02-12 1984-02-01 Philips Nv Halfgeleiderinrichting.
JPS568871A (en) * 1979-07-04 1981-01-29 Mitsubishi Electric Corp Semiconductor memory device
JPS59104161A (ja) * 1982-12-07 1984-06-15 Nec Corp １トランジスタ型半導体記憶装置
DE3477102D1 (en) * 1984-04-25 1989-04-13 Siemens Ag One-transistor memory cell for high-density integrated dynamic semiconductor memories, and method for manufacturing the same
EP0194682B1 (de) * 1985-03-13 1991-01-23 Kabushiki Kaisha Toshiba Halbleiterspeichervorrichtung
JPH0682783B2 (ja) * 1985-03-29 1994-10-19 三菱電機株式会社 容量およびその製造方法
JPH0746700B2 (ja) * 1986-02-18 1995-05-17 松下電子工業株式会社 １トランジスタ型ｄｒａｍ装置
JPS6395657A (ja) * 1986-10-09 1988-04-26 Mitsubishi Electric Corp 半導体記憶装置
JPS63146461A (ja) * 1986-12-10 1988-06-18 Mitsubishi Electric Corp 半導体記憶装置
JP2659723B2 (ja) * 1987-09-19 1997-09-30 株式会社日立製作所 半導体集積回路装置
JPS6479963A (en) * 1987-09-21 1989-03-24 Otani Denki Kk Tape traveling device
JP2755591B2 (ja) * 1988-03-25 1998-05-20 株式会社東芝 半導体記憶装置
US5053351A (en) * 1991-03-19 1991-10-01 Micron Technology, Inc. Method of making stacked E-cell capacitor DRAM cell

Also Published As

Publication number Publication date
US5138412A (en) 1992-08-11
KR900005597A (ko) 1990-04-14
DE3929129A1 (de) 1990-04-05
KR920010462B1 (ko) 1992-11-28
JPH0294471A (ja) 1990-04-05

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