DE19720213C2

DE19720213C2 - Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung

Info

Publication number: DE19720213C2
Application number: DE19720213A
Authority: DE
Inventors: Fang-Ching Chao
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1996-08-16
Filing date: 1997-05-14
Publication date: 2001-07-26
Anticipated expiration: 2017-05-15
Also published as: JP3218579B2; GB9701848D0; US5739060A; GB2321766A; JPH1093052A; DE19720213A1; FR2752483A1

Description

Diese Erfindung betrifft allgemein Halbleiter-Speicher vorrichtungen und insbesondere die Struktur oder den Aufbau eines Ladungsspeicher-Kondensators in einer DRAM-Zelle (dynamic random access memory), die des weiteren einen Übertragungstransistor aufweist.

Fig. 10 ist ein Schaltkreisdiagramm einer Speicherzelle für eine DRAM-Vorrichtung. Wie in der Zeichnung darge stellt, besteht die DRAM-Zelle im wesentlichen aus einem Übertragungstransistor T und einem Ladungsspeicherkondensa tor C. Eine Source des Übertragungstransistor T ist mit ei ner entsprechenden Bitleitung BL verbunden und ein Drain hiervon ist mit einer Speicherelektrode 6 des Ladungsspei cherkondensators C verbunden. Ein Gate des Übertragungs transistors T ist mit einer entsprechenden Wortleitung WL verbunden. Eine gegenüberliegende Elektrode oder Gegenelek trode 8 des Kondensators C ist mit einer Konstant-Energie versorgung verbunden. Zwischen der Speicherelektrode 6 und der Gegenelektrode 8 ist ein dielektrischer Film 7 angeord net.

Bei einem DRAM-Herstellungsprozeß wird für ein übliches DRAM hauptsächlich ein zweidimensionaler Kondensator (Planartyp-Kondensator genannt) mit einer Speicherkapazität von unter 1 Mb (Megabit) verwendet. Im Falle eines DRAM mit einer Speicherzelle, die einen Planartyp-Kondensator ver wendet, werden elektrische Ladungen auf der Hauptoberfläche eines Halbleitersubstrates gespeichert, so daß die Haupt oberfläche einen großen Flächenbereich haben muß. Diese Art von Speicherzelle ist somit nicht für ein DRAM geeignet, das einen hohen Integrationsgrad hat. Für ein höher inte griertes DRAM, beispielsweise ein DRAM mit mehr als 4 M Bits Speicherkapazität, wurde daher ein dreidimensionaler Kon densator, Stapeltyp oder Grabentyp genannt, eingeführt.

Bei den Kondensatoren des Stapel- oder Grabentyps ist es möglich geworden, in einem gleichen oder ähnlichen Volu men höhere Speicherkapazität zu erhalten. Um jedoch eine Halbleitervorrichtung mit einer noch höheren Integrations rate zu erzielen, beispielsweise einen VLSI-Schaltkreis (very-large-scale integration) mit einer Kapazität von 64 Megabit, ist ein Kondensator mit einer einfachen dreidimen sionalen Struktur, also beispielsweise vom Stapeltyp oder Grabentyp unzureichend.

Eine Lösung zur Verbesserung der Kapazität eines Kon densators ist die Verwendung eines sogenannten Stapelkon densators des Flossentyps, wie er von Ema et al. in "3-Di mensional Stacked Capacitor Cell for 16 M and 64 M DRAMs", International Electron Devices Meeting, Seiten 592 bis 595, Dezember 1988 vorgeschlagen wird. Dieser Stapelkondensator des Flossentyps umfaßt Elektroden und dielektrische Filme, welche sich in einer Flossenform in einer Mehrzahl von übereinandergestapelten Schichten erstrecken. DRAMs mit Stapelkondensatoren des Flossentyps sind auch in den US- PSen 5,071,783; 5,126,810; 5,196,365; und 5,206,787 offen bart.

Ein anderer Lösungsansatz zur Verbesserung der Kapazi tät eines Kondensators ist die Verwendung eines sogenannten Stapelkondensator des Zylindertyps, wie er von Wakamiya et al. in "Novel Stacked Capacitor Cell for 64-Mb DRAM" 1989 Symposium on VLSI Technology Digest of Technical Papers, Seiten 69 bis 70 vorgeschlagen wurde. Dieser Stapelkonden sator des Zylindertyps umfaßt Elektroden und dielektrische Filme, welche sich in zylindrischer Form erstrecken, um die Oberflächenbereiche der Elektroden zu erhöhen. Ein DRAM mit einem Stapelkondensator des Zylindertyps ist in der US-PS 5,077,688 offenbart.

Mit dem Trend in Richtung erhöhter Intergrationsdichte muß die Größe einer DRAM-Zelle in einer Ebene (die Fläche, welche eine Ebene einnimmt) weiter verringert werden. All gemein gesagt, eine Verringerung der Größe der Zelle führt zu einer Verringerung in der Ladungsspeicherkapazität (Kapazität). Wenn weiterhin die Kapazität verringert wird, steigt die Wahrscheinlichkeit von Fehlern aufgrund einfal lender α-Strahlen an. Von daher besteht nach wie vor eine Notwendigkeit, eine neue Struktur des Speicherkondensators auszulegen, mit welcher gleiche Kapazität, jedoch ein ge ringerer Flächenbedarf in einer Ebene möglich ist, sowie ein Bedarf nach einem geeigneten Verfahren zur Herstellung einer derartigen Struktur.

Aus der EP 595 360 A1 ist ein Verfahren zur Herstellung von Halbleiter-Speichervorrichtungen bekannt, das zur Her stellung eines Kondensators, der eine Grundelektrode und von der Grundelektrode nach oben weisende zylindrische Fortsätze aufweist, auch das Ausbilden von säulenförmigen Schichten auf einer ersten leitfähigen Schicht und an schließendes Bilden von hohlzylindrischen Elektroden ver wendet.

Aufgabe der vorliegenden Erfindung ist es, ein Verfah ren zur Herstellung eines Kondensators für eine Halbleiter- Speichervorrichtung zu schaffen, mit dem eine vergrößerte Oberfläche für die Ladungsspeicherung möglich ist.

Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch die im Anspruch 1, 12 und 25 angegebenen Merkmale.

Allgemein gesagt, eine Halbleiter-Speichervorrichtung gemäß der vorliegenden Erfindung umfaßt ein Substrat, einen Übertragungstransistor, der auf dem Substrat ausgebildet ist, wobei der Übertragungstransistor Source-/Drainregionen aufweist, und einen Ladungspeicherkondensator, der elek trisch mit einer der Source-/Drainregionen verbunden ist.

Gemäß eines allgemeinen Aspektes der vorliegenden Er findung umfaßt das Verfahren zur Herstellung des Speicher kondensators die Ausbildung einer ersten isolierenden Schicht, um den Übertragungstransistor auf dem Substrat ab zudecken, die Ausbildung einer ersten leitfähigen Schicht, welche die erste isolierende Schicht durchtritt und elek trisch mit einer der Source-/Drainregionen verbunden ist, die Ausbildung einer säulenförmigen Schicht auf der ersten leitfähigen Schicht, die Ausbildung einer zweiten leitfähi gen Schicht auf der Oberfläche der säulenförmigen Schicht und der ersten leitfähigen Schicht, das Mustern der zweiten leitfähigen Schicht, um einen Teil oder Abschnitt der zwei ten leitfähigen Schicht auf der säulenförmigen Schicht zu entfernen, das Mustern der zweiten leitfähigen Schicht und der ersten leitfähigen Schicht, um eine Öffnung zu bilden, welche die erste isolierende Schicht freilegt und das Aus bilden einer dritten leitfähigen Schicht in Form eines hoh len Zylinders, der mit einer Kante der ersten leitfähigen Schicht am Umfang der Öffnung verbunden ist. Die dritte leitfähige Schicht und die erste leitfähige Schicht bilden zusammen eine stammartige leitfähige Schicht. Ein Ende der zweiten leitfähigen Schicht ist mit der inneren Oberfläche der dritten leitfähigen Schicht verbunden und bildet eine zweigartige leitfähige Schicht. Die ersten, zweiten und dritten leitfähigen Schichten bilden eine Speicherelektrode des Speicherkondensators. Das erfindungsgemäße Verfahren zur Herstellung des Ladungsspeicherkondensators beinhaltet weiterhin das Entfernen der säulenförmigen Schicht, das Ausbilden einer dielektrischen Schicht auf den freiliegen den Oberflächen der ersten, zweiten und dritten leitfähigen Schichten und das Ausbilden einer vierten leitfähigen Schicht auf der dielektrischen Schicht, um eine Gegenelek trode des Speicherkondensators zu bilden.

Gemäß einer bevorzugten Ausführungsform der vorliegen den Erfindung beinhaltet die stammartige leitfähige Schicht einen unteren stammartigen Abschnitt, der elektrisch mit einer der Source-/Drainregionen verbunden ist und einen oberen stammartigen Abschnitt, der sich im wesentlichen aufrecht nach oben von einer Kante des unteren stammartigen Abschnittes aus erstreckt. Das erfindungsgemäße Verfahren kann weiterhin den Schritt des Ausbildens einer Ätzschutz schicht auf der ersten isolierenden Schicht unmittelbar nach Ausbildung der ersten isolierenden Schicht aufweisen. In einer bevorzugten Ausführungsform beinhaltet der Schritt des Musterns der zweiten leitfähigen Schicht das Ätzen ei nes Abschnittes der zweiten leitfähigen Schicht oberhalb der säulenförmigen Schicht. In einer weiteren bevorzugten Ausführungsform beinhaltet der Schritt des Musterns der zweiten leitfähigen Schicht das Polieren eines Abschnittes der zweiten leitfähigen Schicht oberhalb der säulenförmigen Schicht unter Verwendung einer chemisch/mechanischen Po liertechnik (CMP).

Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung beinhaltet der Schritt des Ausbildens einer säu lenförmigen Schicht auf der ersten leitfähigen Schicht das Ausbilden einer dicken isolierenden Schicht auf der ersten leitfähigen Schicht, das Ausbilden einer Fotoresist-Schicht auf der dicken isolierenden Schicht oberhalb der Source- /Drainregion, das Ätzen eines Abschnittes der unbedeckten dicken isolierenden Schicht, das Durchführen einer Fotoresist-Erosion, um einen Abschnitt der dicken isolie renden Schicht freizulegen, das Ätzen eines Teiles der freiliegenden dicken isolierenden Schicht, bis die erste leitfähige Schicht freigelegt wird, um eine säulenförmige Schicht mit einer stufenförmigen Formgebung zu bilden und das Entfernen des Fotoresists.

Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung wird unmittelbar nach Ausbilden der ersten iso lierenden Schicht auf dem Substrat eine Ätzschutzschicht auf der ersten isolierenden Schicht ausgebildet und eine vierte isolierende Schicht wird auf der Ätzschutzschicht ausgebildet. Die erste leitfähige Schicht wird so ausgebil det, daß sie die vierte isolierende Schicht und die Ätz schutzschicht durchtritt. Die vierte isolierende Schicht wird zusammen mit der säulenförmigen Schicht entfernt.

Gemäß eines weiteren Aspektes der vorliegenden Erfin dung beinhaltet ein Verfahren zur Herstellung einer Halb leiter-Speichervorrichtung die Ausbildung einer ersten iso lierenden Schicht, um einen Übertragungstransistor auf ei nem Substrat abzudecken, das Ausbilden einer ersten leitfä higen Schicht, welche zumindest die erste isolierende Schicht durchtritt und mit einer der Source-/Drainregionen verbunden ist und die Ausbildung einer säulenförmigen Schicht auf der ersten leitfähigen Schicht. Auf der Ober fläche der säulenförmigen Schicht und der ersten leitfähi gen Schicht wird zumindest ein erster Film und ein zweiter Film abwechselnd ausgebildet. Der zweite Film ist aus leit fähigem Material und der erste Film ist aus isolierendem Material. Der zweite Film wird gemustert, um den Teil oder Abschnitt des zweiten Filmes oberhalb der säulenförmigen Schicht zu entfernen. Der zweite Film wird zusammen mit dem ersten Film und der ersten leitfähigen Schicht gemustert, um eine Öffnung zu bilden, welche die erste isolierende Schicht freilegt. Eine zweite leitfähige Schicht wird als hohler Zylinder ausgebildet, welcher mit einer Kante der ersten leitfähigen Schicht am Umfang der Öffnung verbunden ist. Die zweite leitfähige Schicht und die erste leitfähige Schicht bilden eine stammartige leitfähige Schicht. Ein En de der zweiten leitfähigen Schicht wird mit einer inneren Oberfläche der zweiten leitfähigen Schicht verbunden, um eine zweigartige leitfähige Schicht zu bilden. Die erste leitfähige Schicht, der zweite Film und die zweite leitfä hige Schicht bilden eine Speicherelektrode des Speicherkon densators. Das Verfahren beinhaltet weiterhin das Entfernen der säulenförmigen Schicht und des ersten Filmes, die Aus bildung einer dielektrischen Schicht auf freiliegenden Oberflächen der ersten leitfähigen Schicht, des zweiten Filmes und der zweiten leitfähigen Schicht und das Ausbil den einer dritten leitfähigen Schicht aus der dielektri schen Schicht, um eine Gegenelektrode des Speicherkondensa tors zu bilden.

Gemäß eines weiteren Aspektes der vorliegenden Erfin dung beinhaltet das Verfahren zur Herstellung einer Halb leiter-Speichervorrichtung die Ausbildung einer ersten iso lierenden Schicht, um einen Übertragungstransistor auf ei nem Substrat abzudecken, die Ausbildung einer ersten leit fähigen Schicht, welche zumindest die erste isolierende Schicht abdeckt und elektrisch mit einer der Source-/Drain regionen des Übertragungstransistors verbunden ist, die Ausbildung zumindest einer säulenförmigen Schicht auf der ersten leitfähigen Schicht, die Ausbildung einer zweiten leitfähigen Schicht an Seitenwänden der säulenförmigen Schicht, die Musterung der ersten leitfähigen Schicht, um eine Öffnung auszubilden, welche die erste isolierende Schicht freilegt und die Ausbildung einer dritten leitfähi gen Schicht in Form eines Hohlzylinders, der mit einer Kante der ersten leitfähigen Schicht am Umfang der Öffnung verbunden ist. Ein Ende der zweiten leitfähigen Schicht ist mit einer oberen Oberfläche der ersten leitfähigen Schicht verbunden, um eine zweigartige leitfähige Schicht zu bil den. Die ersten, zweiten und dritten leitfähigen Schichten bilden eine Speicherelektrode für den Speicherkondensator. Das Verfahren beinhaltet weiterhin die Entfernung der säu lenförmigen Schicht, die Ausbildung einer dielektrischen Schicht an freiliegenden Oberflächen der ersten, zweiten und dritten leitfähigen Schichten und die Ausbildung einer vierten leitfähigen Schicht an der Dielektrikumschicht, um eine Gegenelektrode des Speicherkondensators zu bilden.

Gemäß eines weiteren Aspektes der vorliegenden Erfin dung umfaßt ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung mit einem Speicherkondensator die Ausbildung einer ersten isolierenden Schicht, um einen Über tragungstransistor auf dem Substrat abzudecken, die Ausbil dung einer ersten leitfähigen Schicht, welche zumindest die erste isolierende Schicht durchtritt und elektrisch mit ei ner der Source-/Drainregionen des Übertragungstransistors verbunden ist, die Ausbildung zumindest einer säulenförmi gen Schicht auf der ersten leitfähigen Schicht und die Aus bildung einer zweiten leitfähigen Schicht an den Seitenwän den der säulenförmigen Schicht. Ein Ende der zweiten leit fähigen Schicht ist mit einer oberen Oberfläche der ersten leitfähigen Schicht verbunden. Das Verfahren beinhaltet weiterhin die Ausbildung zumindest eines ersten Filmes und eines zweiten Filmes abwechselnd auf der Oberfläche der zweiten leitfähigen Schicht und der säulenförmigen Schicht auf der ersten leitfähigen Schicht. Der zweite Film ist aus einem leitfähigen Material und der erste Film aus einem isolierenden Material gefertigt. Das Verfahren beinhaltet weiterhin die Musterung des zweiten Filmes, um den Ab schnitt der zweiten leitfähigen Schicht oberhalb der säu lenförmigen Schicht zu entfernen, das Mustern des zweiten Filmes, des ersten Filmes und der ersten leitfähigen Schicht, um eine Öffnung zu bilden, welche die erste iso lierende Schicht freilegt und das Ausbilden einer dritten leitfähigen Schicht, die aus Hohlzylinder gebildet ist, und mit einer Kante der ersten leitfähigen Schicht am Umfang der Öffnung verbunden ist. Die dritte leitfähige Schicht und die erste leitfähige Schicht bilden eine stammartige leitfähige Schicht. Ein Ende des zweiten Filmes ist mit ei ner inneren Oberfläche der dritten leitfähigen Schicht ver bunden. Der zweite Film und die zweite leitfähige Schicht bilden eine zweigartige leitfähige Schicht. Die ersten, zweiten und dritten leitfähigen Schichten und der zweiten Film bilden eine Speicherelektrode für den Speicherkonden sator. Das Verfahren beinhaltet weiterhin die Entfernung der säulenförmigen Schicht und des ersten Filmes, die Aus bildung einer dielektrischen Schicht auf den freiliegenden Oberflächen der ersten, zweiten und dritten leitfähigen Schichten und die Ausbildung einer vierten leitfähigen Schicht auf der Dielektrikumschicht, um eine Gegenelektrode des Speicherkondensators zu bilden.

Gemäß eines weiteren Aspektes der vorliegenden Erfin dung, beinhaltet ein Verfahren zur Herstellung einer Halb leiter-Speichervorrichtung mit einem Ladungskondensator die Ausbildung einer ersten isolierenden Schicht, um einen Übertragungstransistor auf einem Substrat abzudecken und die Ausbildung einer stammartigen leitfähigen Schicht. Die stammartige leitfähige Schicht beinhaltet einen unteren stammartigen Abschnitt, der elektrisch mit einer der Sour ce-/Drainregionen des Übertragungstransistors verbunden ist und einen oberen stammartigen Abschnitt, der sich im we sentlichen von einer Kante des unteren stammartigen Ab schnittes aus nach oben erstreckt. Das Verfahren beinhaltet weiterhin die Ausbildung wenigstens einer zweigartigen leitfähigen Schicht, welche zumindest ein erstes verlänger tes Segment und ein zweites verlängertes Segment beinhal tet. Ein Ende des ersten verlängerten Segmentes ist mit ei ner inneren Oberfläche der stammartigen leitfähigen Schicht verbunden und das zweite verlängerte Segment erstreckt sich vom anderen Ende des ersten verlängerten Segmentes. Die stammartige leitfähige Schicht und die zweigartige leitfä hige Schicht bilden zusammen eine Speicherelektrode für den Speicherkondensator. Das Verfahren beinhaltet weiterhin die Ausbildung einer dielektrischen Schicht auf den freiliegen den Oberflächen der stammartigen leitfähigen Schicht und der zweigartigen leitfähigen Schicht und die Ausbildung ei ner oberen leitfähigen Schicht auf der Dielektrikumschicht, um eine Gegenelektrode für den Speicherkondensator zu bil den.

Gemäß eines weiteren Verfahrens der vorliegenden Erfin dung umfaßt dieses Verfahren die Ausbildung einer isolie renden Schicht, um einen Übertragungstransistor auf dem Substrat abzudecken, sowie die Ausbildung einer stammartigen leitfähigen Schicht, welche einen unteren stammartigen Abschnitt umfaßt, der elektrisch mit einer der Source- /Drainregionen des Übertragungstransistors verbunden ist, sowie einen oberen stammartigen Abschnitt umfaßt, der sich im wesentlichen aufrecht von einer Kante des unteren stamm artigen Abschnittes aus nach oben erstreckt. Das Verfahren beinhaltet weiterhin die Ausbildung zumindest einer zweig artigen leitfähigen Schicht, welche im wesentlichen als Hohlzylinder ausgebildet ist. Ein Ende der zweigartigen leitfähigen Schicht ist mit einer oberen Oberfläche der stammartigen leitfähigen Schicht verbunden und erstreckt sich im wesentlichen nach oben. Die stammartige leitfähige Schicht und die zweigartige leitfähige Schicht bilden eine Speicherelektrode für den Speicherkondensator. Das Verfah ren beinhaltet weiterhin die Ausbildung einer dielektri schen Schicht an freiliegenden Oberflächen der stammartigen leitfähigen Schicht und der zweigartigen leitfähigen Schicht und die Ausbildung einer oberen leitfähigen Schicht auf der dielektrischen Schicht, um eine Gegenelektrode für den Speicherkondensator zu bilden.

Gemäß eines weiteren Aspektes der vorliegenden Erfin dung beinhaltet ein Verfahren zur Herstellung einer Halb leiter-Speichervorrichtung mit einem Kondensator die Aus bildung einer isolierenden Schicht, um einen Übertragungs transistor auf einem Substrat abzudecken und die Ausbildung einer stammartigen leitfähigen Schicht, welche einen unte ren stammartigen Abschnitt umfaßt, der elektrisch mit einer der Source-/Drainregionen des Übertragungstransistors ver bunden ist und einen oberen stammartigen Abschnitt umfaßt, der sich im wesentlichen aufrecht von einer Kante des unte ren stammartigen Abschnittes aus nach oben erstreckt. Das Verfahren beinhaltet weiterhin die Ausbildung einer zweig artigen leitfähigen Schicht, welche im wesentlichen als Hohlzylinder ausgebildet ist. Ein Ende der zweigartigen leitfähigen Schicht ist mit der oberen Oberfläche der stammartigen leitfähigen Schicht verbunden und erstreckt sich im wesentlichen nach oben. Das Verfahren beinhaltet weiterhin die Ausbildung wenigstens einer zweiten zweigar tigen leitfähigen Schicht. Ein Ende der zweiten zweigarti gen leitfähigen Schicht ist mit der inneren Oberfläche der stammartigen leitfähigen Schicht verbunden. Die zweite zweigartige leitfähige Schicht weist einen sich nach außen erstreckenden Abschnitt auf, der sich nach außen von diesem aus erstreckt. Die stammartige leitfähige Schicht und die zweigartige leitfähige Schicht bilden zusammen eine Spei cherelektrode für den Speicherkondensator. Das Verfahren beinhaltet weiterhin die Ausbildung einer dielektrischen Schicht an freiliegenden Oberflächen der stammartigen leit fähigen Schicht und der zweigartigen leitfähigen Schicht die Ausbildung einer oberen leitfähigen Schicht an der die lektrischen Schicht, um eine Gegenelektrode für den Spei cherkondensator zu bilden.

Weitere Einzelheiten, Aspekte und Vorteile der vorlie genden Erfindung ergeben sich aus der nachfolgenden Be schreibung von Ausführungsformen anhand der Zeichnung.

Es zeigt:

Fig. 1A bis 1H Querschnittsdarstellungen des Aufbaus einer Halbleiter-Speichervorrichtung mit einem Kondensator des Baumtyps zur Erläuterung einer ersten Ausführungsform eines erfindungsgemäßen Verfahrens gemäß der vorliegenden Erfindung;

Fig. 2A bis 2E Querschnittsdarstellungen des Aufbaus einer Halbleiter-Speichervorrichtung mit einem Kondensator des Baumtyps zur Erläuterung einer zweiten Ausführungsform eines erfindungsgemäßen Verfahrens gemäß der vorliegenden Erfindung;

Fig. 3A bis 3D Querschnittsdarstellungen des Aufbaus einer Halbleiter-Speichervorrichtung mit einem Kondensator des Baumtyps zur Erläuterung einer dritten Ausführungsform eines erfindungsgemäßen Verfahrens gemäß der vorliegenden Erfindung;

Fig. 4A bis 4C Querschnittsdarstellungen des Aufbaus einer Halbleiter-Speichervorrichtung mit einem Kondensator des Baumtyps zur Erläuterung einer vierten Ausführungsform eines erfindungsgemäßen Verfahrens gemäß der vorliegenden Erfindung;

Fig. 5A bis 5D Querschnittsdarstellungen des Aufbaus einer Halbleiter-Speichervorrichtung mit einem Kondensator des Baumtyps zur Erläuterung einer fünften Ausführungsform eines erfindungsgemäßen Verfahrens gemäß der vorliegenden Erfindung;

Fig. 6A bis 6D Querschnittsdarstellungen des Aufbaus einer Halbleiter-Speichervorrichtung mit einem Kondensator des Baumtyps zur Erläuterung einer sechsten Ausführungsform eines erfindungsgemäßen Verfahrens gemäß der vorliegenden Erfindung;

Fig. 7A bis 7E Querschnittsdarstellungen des Aufbaus einer Halbleiter-Speichervorrichtung mit einem Kondensator des Baumtyps zur Erläuterung einer siebten Ausführungsform eines erfindungsgemäßen Verfahrens gemäß der vorliegenden Erfindung;

Fig. 8A bis 8E Querschnittsdarstellungen des Aufbaus einer Halbleiter-Speichervorrichtung mit einem Kondensator des Baumtyps zur Erläuterung einer achten Ausführungsform eines erfindungsgemäßen Verfahrens gemäß der vorliegenden Erfindung;

Fig. 9A bis 9D Querschnittsdarstellungen des Aufbaus einer Halbleiter-Speichervorrichtung mit einem Kondensator des Baumtyps zur Erläuterung einer neunten Ausführungsform eines erfindungsgemäßen Verfahrens gemäß der vorliegenden Erfindung; und

Fig. 10 den bekannten Schaltkreisaufbau einer Speicher zelle in einer DRAM-Vorrichtung.

Eine erste Ausführungsform der vorliegenden Erfindung, welche die Herstellung einer Halbleiter-Speichervorrichtung mit einem Speicherkondensator des Baumtyps betrifft, wird nachfolgend im Detail unter Bezug auf die Fig. 1A bis 1H beschrieben.

Gemäß Fig. 1A wird die Oberfläche eines Silizium substrates 10 zunächst beispielsweise mit der LOCOS-Technik (local oxidation of silicon) thermisch oxidiert. Hierdurch wird eine Feldoxidschicht 12 mit einer Dicke von ungefähr 300 nm auf der Oberfläche des Siliziumsubstrates 10 gebil det. Nachfolgend wird wieder eine thermische Oxidation durchgeführt, um eine Gateoxidschicht 14 mit einer Dicke von ungefähr 15 nm auf der Oberfläche des Siliziumsubstrates 10 zu bilden. Unter Verwendung einer CVD-Technik (chemical vapor deposition) oder einer LPCVD-Technik (low pressure chemical vapor deposition) wird eine Polysiliziumschicht mit einer Dicke von ungefährt 200 nm über der gesamten Oberfläche des Siliziumsubstrates 10 abgeschieden. Um die Leitfähigkeit der Polysiliziumschicht zu verbessern, können in die Polysiliziumschicht Phosphorionen implantiert werden. Nachfolgend wird eine Schicht eines hoch- oder schwerschmelzenden Metalles abgeschieden und ein Tempovor gang wird durchgeführt, um eine Polycid-Schicht (englisch: Polycide) auszubilden. Infolgedessen wird die Leitfähigkeit weiter erhöht. Das schwerschmelzende Metall kann beispiels weise Wolfram sein, das mit einer Dicke von 200 nm abge schieden wird. Danach werden herkömmliche Fotolithographie- und Ätztechniken durchgeführt, um die Polycidschicht zu mustern. Hierdurch werden Gates WL1 bis WL4 (oder Wort leitungen WL1 bis WL4) ausgebildet, wie in Fig. 1A gezeigt.

Nachfolgend werden in das Substrat 10 Arsenionen implan tiert, um Drainregionen 16a und 16b und Sourceregionen 18a und 18b zu bilden. Während dieses Implantationsschrittes werden die Wortleitungen WL1 bis WL4 als Maskenschicht ver wendet und die Ionen werden in einer Dosierung von ungefähr 10¹⁵ Atome/cm² mit einem Energiepegel von ungefähr 70 KeV implantiert.

Gemäß Fig. 1B wird eine egalisierende oder einebnende isolierende Schicht 20 aus beispielsweise Borphosphorsili katglas (BPSG) mit einer Dicke von ungefähr 700 nm durch CVD abgeschieden. Danach wird eine Ätzschutzschicht 22, beispielsweise eine Siliziumnitridschicht mit einer Dicke von ungefähr 100 nm ebenfalls durch CVD abgeschieden. Danach werden unter Verwendung herkömmlicher Fotolithographie- und Ätztechniken die Ätzschutzschicht 22, die egalisierende isolierende Schicht 20 und die Gateoxidschicht 14 aufeinanderfolgen geätzt. Somit werden Kontaktlöcher 24a und 24b für Speicherelektroden auf der oberen Oberfläche der Ätzschutzschicht 22 ausgebildet, die sich zur Oberflä che der Drainregionen 16a und 16b erstrecken. Nachfolgend wird eine Polysiliziumschicht 26 abgeschieden. Bevorzugt können Arsenionen in die Polysiliziumschicht 26 implantiert werden, um die Leitfähigkeit zu erhöhen. Wie in Fig. 1B ge zeigt, füllt die Polysiliziumschicht 26 die Kontaktlöcher 24a und 24b vollständig und deckt auch die Oberfläche der Ätzschutzschicht 22 ab.

Gemäß Fig. 1C wird eine dicke isolierende Schicht, bei spielsweise eine Siliziumdioxidschicht mit einer Dicke von ungefähr 700 nm auf der Polysiliziumschicht 26 abgeschieden. Herkömmliche Fotolithographie- und Ätztechniken werden dann durchgeführt, um die Isolierschicht zu mustern, so daß isolierende Säulen 28a und 28b gemäß Fig. 1C ausgebildet werden. Die isolierenden Säulen 28a und 28b sind bevorzugt oberhalb der Drainregionen 16a und 16b ausgebildet, das heißt auf der Polysiliziumschicht 26. Zwischen den isolierenden Säulen 28a und 28b werden somit Spalte 29 gebil det.

Gemäß Fig. 1D werden durch CVD eine isolierende Schicht 30, eine Polysiliziumschicht 32 und eine isolierende Schicht 34 aufeinanderfolgend ausgebildet. Die isolierenden Schichten 30 und 34 können beispielsweise aus Silizium dioxid sein. Die Dicke der Isolierschicht 30 und der Poly siliziumschicht 32 kann beispielsweise ungefähr 100 nm be tragen. Die Dicke der Isolierschicht 34 ist bevorzugt so, daß sie in der Lage ist, zumindest die Spalte 29 zwischen den isolierenden Säulen 28a und 28b vollständig zu füllen. Gemäß der ersten bevorzugten Ausführungsform beträgt die Dicke der Isolierschicht 34 ungefähr 700 nm. Um die Leitfä higkeit der Polysiliziumschicht 32 zu erhöhen, können in die Polysiliziumschicht 32 Arsenionen implantiert werden.

Gemäß Fig. 1E wird die Oberfläche der Struktur von Fig. 1D durch eine chemisch/mechanische Poliertechnik (CMP) po liert, bis zumindest die Oberseiten der isolierenden Säulen 28a und 28b freiliegen.

Gemäß Fig. 1F werden unter Verwendung herkömmlicher Fotolithographie- und Ätztechniken die isolierende Schicht 34, die Polysiliziumschicht 32, die isolierende Schicht 30 und die Polysiliziumschicht 26 geätzt, um eine Öffnung 36 zu bilden; die Speicherelektrode des Speicherkondensators für jede Speicherzelle ist nun durch die Anordnung der leitfähigen Schicht definiert. Durch den oben erwähnten Ätzschritt werden auch die Polysiliziumschichten 32 und 26 in Segmente 32a und 32b bzw. 26a und 26b unterteilt. Hier durch werden Polysilizium-Abstandshalter 38a und 38b an den Seitenwänden der Öffnungen 36 gebildet. Gemäß der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfin dung können die Polysilizium-Astandshalter 38a und 38b durch Ausbilden einer Polysiliziumschicht mit einer Dicke von ungefähr 100 nm und durch Zurückätzen der Polysiliziumschicht gebildet werden, so daß die Abstandshaler 38a und 38b ausgeformt werden. In die Polysiliziumschicht können Arsenionen implantiert werden, um die Leitfähigkeit der Po lysilizium-Abstandshalter 38a und 38b zu erhöhen.

Gemäß Fig. 1G wird Naßätzen durchgeführt, wobei die Ätzschutzschicht 22 als Ätzendpunkt dient, um die freilie genden Siliziumoxidschichten zu entfernen, welche die iso lierenden Schichten 34 und 30 und die isolierenden Säulen 28a und 28b sind. Nach dem Schritt des Naßätzens ist die Speicherelektrode des DRAM-Speicherkondensators vollstän dig. Die Speicherelektrode gemäß Fig. 1G umfaßt die unteren stammartigen Polysiliziumschichten 26a und 26b, die oberen stammartigen Polysiliziumschichten 38a und 38b und die zweigartigen Polysiliziumschichten 32a und 32b, welche im Querschnitt im wesentlichen L-förmig sind. Die unteren stammartigen Polysiliziumschichten 26a und 26b kontaktieren direkt die Drainregionen 16a und 16b des Übertragungstran sistors. Die Querschnitte der unteren Polysiliziumschichten 26a und 26b sind T-förmig. Die oberen stammartigen Polysi liziumschichten 38a und 38b berühren die Kanten der unteren stammartigen Polysiliziumschichtem 26a und 26b und stehen im wesentlichen vertikal, das heißt senkrecht zur Oberflä che der Ätzschutzschicht 22. Die oberen stammartigen Poly siliziumschichten 38a und 38b bilden Hohlzylinder und die Querschnitte dieser Hohlzylinder können kreis- oder recht eckförmig sein. Die zweigartigen Polysiliziumschichten 32a und 32b sind mit den inneren Oberflächen der oberen Polysi liziumschichten 38a und 38b verbunden und erstrecken sich zuerst horizontal nach innen, das heißt in Richtung der Drainregionen über eine bestimmte Distanz und laufen dann vertikal nach oben. Die Bezeichnung "Speicherelektrode des Baumtyps" bezeichnet hier die vollständige Speicherelek trode gemäß der vorliegenden Erfindung, da ihr Aufbau unge wöhnlich ist. Der Kondensator mit der "Speicherelektrode des Baumtyps" wird von daher nachfolgend als "Kondensator des Baumtyps" oder "Speicherkondensator des Baumtyps" be zeichnet.

Gemäß Fig. 1H werden dielektrische Filme 40a und 40b auf der Oberfläche der Speicherelektroden 26a, 32a, 38a bzw. 26b, 32b, 38b ausgebildet. Jeder dielektrische Film 40a und 40b kann beispielsweise eine Polysiliziumschicht, eine Siliziumnitridschicht, eine NO-Struktur (Siliziumnitrid/Siliziumdioxid) oder eine ONO-Struktur (Siliziumdioxid/Siliziumnitrid/Siliziumdioxid) sein. Dann werden Gegenelektroden 42 aus Polysilizium auf der Oberflä che der dielektrischen Filme 40a und 40b ausgebildet. Die Gegenelektroden werden durch Ausbilden einer Polysilizium schicht mit einer Dicke von beispielsweise 100 nm durch CVD gebildet, wobei die Polysiliziumschicht beispielsweise ei nem Dotierungsmittel des N-Typs dotiert wird, um die Leit fähigkeit zu erhöhen, wobei die Polysiliziumschicht unter Verwendung herkömmlicher Fotolithographie- und Ätztechniken gemustert wird. Der Speicherkondensator für die DRAM-Zelle ist dann vollständig.

Obgleich in Fig. 1H nicht gezeigt, erschließt sich für den Fachmann auf diesem Gebiet, daß Wortleitungen, Kontakt kissen, Zwischenverbindungen, Passivierungen und Abdeckun gen unter Anwendung herkömmlicher und bekannter Techniken noch ausgebildet werden müssen, um den integrierten DRAM- Baustein zu bilden. Da diese Verfahrensschritte und Techni ken bekannt sind, und nicht unmittelbar mit dem Gegenstand der vorliegenden Erfindung zu tun haben, ist es nicht not wendig, sie im Detail zu beschreiben.

In der ersten Ausführungsform ist die unterste Polysi liziumschicht 26 gemäß Fig. 1F in die unteren stammartigen Polysiliziumschichten 26a und 26b für jede Speicherzelle unterteilt. Gemäß einer weiteren bevorzugten Ausführungs form der vorliegenden Erfindung kann die Polysilizium schicht 26 gemustert werden, um die unteren stammartigen Polysiliziumschichten 26a und 26b für jede Speicherzelle unmittelbar nach Abscheidung der Polysiliziumschicht 26 ge mäß Fig. 1B zu bilden. Die weiteren Verfahrensschritte und -abläufe sind dann ähnlich gemäß den oben beschriebenen.

In der oben beschriebenen ersten Ausführungsform bein haltet jede Speicherelektrode nur eine zweigartige Elektro denschicht, die im Querschnitt im wesentlichen L-förmig ist. Die Erfindung ist jedoch nicht auf diese Ausführungs form beschränkt. Die Anzahl von im wesentlichen L-förmigen zweigartigen Elektroden kann 2, 3 oder mehr betragen. Eine Speicherelektrode mit zwei zweigartigen Elektrodenschichten mit im wesentlichen L-förmigen Querschnitt wird nachfolgend als zweite Ausführungsform beschrieben.

Die zweite bevorzugte Ausführungsform der vorliegenden Erfindung, welche die Herstellung einer Halbleiter-Spei chervorrichtung mit einem Speicherkondensator des Baumtyps betrifft, wird nun unter Bezug auf die Fig. 2A bis 2E im Detail beschrieben.

Der Speicherkondensator des Baumtyps gemäß der zweiten Ausführungsform basiert auf der Waferstruktur von Fig. 1C. Elemente in den Fig. 2A bis 2C, welche identisch zu den jenigen in Fig. 1C sind, sind mit gleichen Bezugszeichen versehen.

Gemäß den Fig. 1C und 2A wird ein CVD-Verfahren durchgeführt, um abwechselnd isolierende Schichten und Po lysiliziumschichten auszubilden, nämlich eine isolierende Schicht 44, eine Polysiliziumschicht 46, eine isolierende Schicht 48, eine Polysiliziumschicht 50 und eine isolie rende Schicht 52 in dieser Reihenfolge, wie in Fig. 2A ge zeigt. Die isolierenden Schichten 44, 48 und 52 können bei spielsweise aus Siliziumdioxid sein. Die Dicke der isolie renden Schichten 44 und 48 und der Polysiliziumschichten 46 uns 50 kann beispielsweise 100 nm betragen. Die Dicke der isolierenden Schicht 52 kann beispielsweise 700 nm betragen und füllt bevorzugt die Spalte 29 zwischen den isolierenden Säulen 28a und 28b. Um die Leitfähigkeit der Polysilizium schichten zu verbessern, können in diese Polysilizium schichten Ionen wie beispielsweise Arsenionen implantiert werden.

Gemäß Fig. 2B kann eine CMP-Technik verwendet werden, um die Oberfläche der Struktur von Fig. 2A zu polieren, bis zumindest die Oberseite der isolierenden Säulen 28a und 28b freiliegen.

Gemäß Fig. 2C werden dann herkömmliche Fotolithogra phie- und Ätztechniken verwendet, um die isolierende Schicht 52, die Polysiliziumschicht 50, die isolierende Schicht 48, die Polysiliziumschicht 46, die isolierende Schicht 44 und die Polysiliziumschicht 26 aufeinanderfol gend zu ätzen, so daß eine Öffnung 54 gebildet und die Speicherelektrode für den Speicherkondensator einer jeden Speicherzelle gemustert wird. Durch den oben erwähnten Ätz schritt werden auch die Polysiliziumschichten 50, 46 und 26 in Segmente 50a, 50b, 46a, 46b bzw. 26a und 26b unterteilt. Sodann werden Polysilizium-Abstandshalter 56a und 56b an den Seitenwänden der Öffnung 54 ausgebildet. Gemäß der zweiten bevorzugten Ausführungsform können die Polysili zium-Abstandshalter 56a und 56b durch Ausbilden einer Poly siliziumschicht mit einer Dicke von ungefähr 100 nm und durch Zurückätzen der Polysiliziumschicht gebildet werden, um die Abstandshalter 56a und 56b auszubilden. In die Poly siliziumschicht können Arsenionen implantiert werden, um die Leitfähigkeit der Polysilizium-Abstandshalter 56a und 56b zu erhöhen.

Gemäß Fig. 2D wird Naßätzen durchgeführt, wobei die Ätzschutzschicht 22 als Ätzendpunkt dient, um die freilie genden Siliziumdioxidschichten zu entfernen, welche die isolierenden Schichten 52, 48 und 44 und die isolierenden Säulen 28a und 28b sind. Nach dem Schritt des Naßätzens ist die Speicherelektrode für den DRAM-Speicherkondensator vollständig. Die Speicherelektrode gemäß Fig. 2D beinhaltet die unteren stammartigen Polysiliziumschichten 26a und 26b, die oberen stammartigen Polysiliziumschichten 56a und 56b und die zwei Schichten von zweigartigen Polysiliziumschich ten 46a, 46b und 50b, welche jeweils im Querschnitt L-för mig sind. Die unteren stammartigen Polysiliziumschichten 26a und 26b kontaktierten direkt die Drainregionen 16a und 16b des Übertragungstransistors. Die Querschnitte der unte ren Polysiliziumschichten 26a und 26b sind T-förmig. Die oberen stammartigen Polysiliziumschichten 56a und 56b sind mit den Kanten der unteren stammartigen Polysiliziumschich ten 26a und 26b verbunden und stehen im wesentlichen verti kal. Die oberen stammartigen Polysiliziumschichten 56a und 56b sind als Hohlzylinder ausgebildet, wobei ihre Quer schnitte kreis- oder rechteckförmig sein können. Die zwei Schichten der zweigartigen Polysiliziumschichten 46a, 50a, 46b und 50b sind mit der inneren Oberfläche der oberen Po lysiliziumschichten 56a und 56b verbunden und erstrecken sich zuerst horizontal nach innen über einen bestimmten Ab stand und dann vertikal nach oben.

Gemäß Fig. 2E werden dielektrische Filme 58a und 58b auf der Oberfläche der Speicherelektroden 26a, 46a, 50a und 56a bzw. 26b, 46b, 50b und 56b ausgeformt. Sodann werden Gegenelektroden 60 aus Polysilizium auf der Oberfläche der dielektrischen Filme 58a und 58b ausgebildet. Die Gegen elektroden werden durch Ausbilden einer Polysiliziumschicht mit einer Dicke von beispielsweise 100 nm durch CVD, dotie ren der Polysiliziumschicht mit beispielsweise einem Do tiermittel des N-Typs um die Leitfähigkeit zu erhöhen und durch Mustern der Polysiliziumschicht unter Verwendung her kömmlicher Fotolithographie- und Ätztechniken ausgebildet. Der Speicherkondensator in der DRAM-Zelle ist dann voll ständig.

In den bislang beschriebenen ersten und zweiten bevor zugten Ausführungsformen haben die zweigartigen Elektroden schichten der Speicherelektrode L-förmige Querschnitte. Die Erfindung ist jedoch nicht hierauf beschränkt. Eine zweig artige Elektrodenschicht mit einem säulenförmigen Quer schnitt wird nachfolgend als nächste Ausführungsform be schrieben.

Diese dritte Ausführungsform der vorliegenden Erfin dung, welche sich wiederum mit der Herstellung einer Halb leiter-Speichervorrichtung mit einem Speicherkondensator des Baumtyps befaßt, wird nun unter Bezug auf die Fig. 3A bis 3D beschrieben.

Der Speicherkondensator des Baumtyps gemäß der dritten Ausführungsform basiert auf der Waferstruktur von Fig. 1C und beinhaltet noch weitere Elemente. Elemente in den Fig. 3A bis 3D, die identisch zu denjenigen in Fig. 1C sind, sind mit den gleichen Bezugszeichen versehen.

Gemäß den Fig. 1C und 3A werden Polysilizium-Ab standshalter 62a und 62b an den Seitenwänden der isolieren den Säulen 28a und 28b ausgebildet. Gemäß der dritten Aus führungsform werden diese Polysilizium-Abstandshalter 62a und 62b durch Abscheiden einer Polysiliziumschicht mit ei ner Dicke von ungefähr 100 nm und durch Zurückätzen dieser Polysiliziumschicht gebildet, um die Abstandshalter 62a und 62b zu bilden. Um die Leitfähigkeit der Polysiliziumschicht zu verbessern, können in diese Polysiliziumschicht Ionen wie beispielsweise Arsenionen implantiert werden. Dann wird CVD durchgeführt, um eine dicke isolierende Schicht 64 ab zuscheiden. Bevorzugt wird der Spalt zwischen den isolie renden Säulen 28a und 28b hierdurch gefüllt.

Gemäß Fig. 3B wird eine CMP-Technik verwendet, um die Oberfläche der Struktur von Fig. 3A zu polieren, bevorzugt solange, bis die Oberseiten der isolierenden Säulen 28a und 28b und die Polysilizium-Abstandshalter 62a und 62b frei liegen.

Gemäß Fig. 3C werden herkömmliche Fotolithographie- und Ätztechniken verwendet, um die dicke isolierende Schicht 64 und die Polysiliziumschicht 26 aufeinanderfolgend zu ätzen, so daß eine Öffnung 66 gebildet wird und die Speicherelektrode für den Speicherkondensator einer jeden Speicherzelle gemustert wird. Durch den obigen Ätzschritt wird auch die Polysiliziumschicht 26 in Segmente 26a und 26b unterteilt. Dann werden Polysilizium-Abstandshalter 68a und 68b an den Seitenwänden der Öffnung 66 ausgebildet.

Gemäß Fig. 3D wird unter Verwendung der Ätzschutz schicht 22 als Ätzendpunkt ein Naßätzen durchgeführt, um die freiliegenden Siliziumdioxidschichten zu entfernen, nämlich die isolierende Schicht 64 und die isolierenden Säulen 28a und 28b. Nach dem Naßätzschritt ist die Spei cherelektrode in dem DRAM-Speicherkondensator vollständig. Die Speicherelektrode gemäß Fig. 3D beinhaltet die unteren stammartigen Polysiliziumschichten 26a und 26b, die oberen stammartigen Polysiliziumschichten 68a und 68b und die zweigartigen Polysiliziumschichten 62a und 62b, welche im Querschnitt im wesentlichen säulenförmig sind. Die unteren stammartigen Polysiliziumschichten 26a und 26b kontaktieren die DRAM-Bereiche 16a und 16b der Übertragungstransistoren direkt. Die Querschnitte der unteren Polysiliziumschichten 26a und 26b sind T-förmig. Die oberen stammartigen Polysi liziumschichten 68a und 68b sind mit den Kanten der unteren stammartigen Polysiliziumschichten 26a und 26b in Verbin dung und stehen im wesentlichen vertikal. Die oberen stamm artigen Polysiliziumschichten 68a und 68b sind Hohlzylin der, deren Querschnitte kreis- oder rechteckförmig sein können. Die zweigartigen Polysiliziumschichten 62a und 62b sind mit der oberen Oberfläche der unteren stammartigen Po lysiliziumschicht 26a bzw. 26b in Verbindung und verlaufen nach oben. Bei der dritten bevorzugten Ausführungsform sind die Polysiliziumschichten 62a und 62b im wesentlichen als Hohlzylinder ausgebildet, wobei ihr Querschnitt hauptsäch lich von dem Querschnitt der isolierenden Säulen 28a und 28b abhängt, der kreis- oder rechteckförmig sein kann. Die zweigartigen Polysiliziumschichten 62a und 62b liegen zwi schen den oberen stammartigen Polysiliziumschichten 68a und 68b.

Die nachfolgende vierte bevorzugte Ausführungsform der vorliegenden Erfindung befaßt sich mit der Herstellung ei nes Speicherkondensators mit zweigartigen Elektrodenschich ten mit L-förmigem Querschnitt und zweigartigen Elektroden schichten mit säulenförmigem Querschnitt. Die vierte Aus führungsform der vorliegenden Erfindung befaßt sich somit im wesentlichen mit einer Kombination von Aspekten der er sten und dritten Ausführungsform. Eine Struktur oder ein Aufbau mit einer Kombination der Charakteristiken der er sten und dritten bevorzugten Ausführungsformen wird hier durch gebildet.

Die vierte bevorzugte Ausführungsform der Erfindung be treffend die Herstellung einer Halbleiter-Speichervorrich tung mit einem Speicherkondensator des Baumtyps wird nun unter Bezug auf die Fig. 4A bis 4C beschrieben.

Der Speicherkondensator der vierten Ausführungsform ba siert auf der Waferstruktur von Fig. 1C. Elemente in den Fig. 4A bis 4E, welche identisch zu denjenigen in Fig. 1C sind, sind mit gleichen Bezugszeichen versehen.

Gemäß den Fig. 1C und 1A werden Polysilizium-Ab standshalter 70a und 70b an den Seitenwänden der isolieren den Säulen 28a und 28b ausgebildet. Die Polysilizium-Ab standshalter werden durch Abscheiden einer Polysilizium schicht mit einer Dicke von ungefähr 100 nm hergestellt, wobei die Polysiliziumschichten zurückgeätzt werden, um die Abstandshalter zu bilden. Dann wird eine isolierende Schicht 72 und eine Polysiliziumschicht 74 aufeinanderfol gend durch CVD abgeschieden. Danach wird eine dicke isolie rende Schicht abgeschieden.

Gemäß Fig. 4B wird eine Struktur aufgebaut durch die Prozeßabläufe, welche voranstehend unter Bezugnahme auf die Fig. 1E und 1F beschrieben wurden. Mit anderen Worten, eine CMP-Technik wird verwendet, um die Oberfläche der Struktur von Fig. 4A zu polieren, bis die Oberseiten der isolierenden Säulen 28a und 28b, die Oberseiten der Polysi lizium-Abstandshalter 70a und 70b und die Oberseiten der Polysiliziumschicht 74 freiliegen.

Herkömmliche Fotolithographie- und Ätztechniken werden dann verwendet, um die isolierende Schicht 76, die Polysi liziumschicht 74, die isolierende Schicht 72 und die Poly siliziumschicht 76 aufeinanderfolgend zu ätzen, wodurch ei ne Öffnung 78 gebildet wird und die Speicherelektrode des Speicherkondensators für jede Speicherzelle wird gemustert. Durch den obigen Ätzschritt werden auch die Polysilizium schichten 74 und 26 in Segmente 74a, 74b bzw. 26a und 26b unterteilt. Danach werden Polysilizium-Abstandshalter 80a und 80b an den Seitenwänden der Öffnung 78 ausgebildet.

Gemäß Fig. 4C wird Naßätzen durchgeführt, wobei die Ätzschutzschicht 2 als Ätzendpunkt dient, um die freilie genden Siliziumdioxidschichten zu entfernen, nämlich die isolierenden Schichten 76 und 72 und die isolierenden Säu len 28a und 28b. Nach dem Naßätzschritt ist die Speicher elektrode für den DRAM-Speicherkondensator vollständig. Die Speicherelektrode gemäß Fig. 4c umfaßt die unteren stammar tigen Polysiliziumschichten 26a und 26b, die oberen stamm artigen Polysiliziumschichten 80a und 80b, die zweigartigen Polysiliziumschichten 70a und 70b, die im Querschnitt im wesentlichen säulenförmig sind und die zweigartigen Polysi liziumschichten 74a und 74b, die im Querschnitt im wesent lichen L-förmig sind.

Die unteren stammartigen Polysiliziumschichten 26a und 26b kontaktieren direkt die Drainregionen 16a und 16b der Übertragungstransistoren. Die Querschnitte der unteren Po lysiliziumschichten 26a und 26b sind T-förmig. Die oberen stammartigen Polysiliziumschichten 80a und 80b sind mit den Kanten der unteren stammartigen Polysiliziumschichten 26a und 26b in Verbindung und stehen im wesentlichen vertikal. Die oberen stammartigen Polysiliziumschichten 80a und 80b sind als Hohlzylinder ausgebildet, deren Querschnitt kreis- oder rechteckförmig sein kann. Die zweigartigen Polysilizi umschichten 74a und 74b, die im Querschnitt im wesentlichen L-förmig sind, sind mit der inneren Oberfläche der Polysi liziumschicht 80a bzw. 80b in Verbindung, erstrecken sich horizontal nach innen über eine bestimmte Strecke und ver laufen dann im wesentlichen aufrecht nach oben. Die zweig artigen Polysiliziumschichten 70a und 70b, die im Quer schnitt im wesentlichen säulenförmig sind, sind mit den oberen Oberflächen der unteren stammartigen Polysilizium schichten 26a und 26b verbunden und verlaufen im wesentli chen aufrecht nach oben. Die zweigartigen Polysilizium schichten 70a und 70b sind im wesentlichen als Hohlzylinder ausgebildet.

Eine weitere Speicherelektrode mit einem Aufbau ähnlich derjenigen gemäß der vierten Ausführungsform, jedoch auf unterschiedliche Weise hergestellt, wird nachfolgend als fünfte Ausführungsform beschrieben.

Die fünfte bevorzugte Ausführungsform der vorliegenden Erfindung befaßt sich wieder mit der Herstellung einer Halbleiter-Speichervorrichtung mit einem Speicherkondensa tor des Baumtyps und wird im Detail unter Bezug auf die Fig. 5A bis 5D beschrieben.

Der Speicherkondensator der fünften Ausführungsform ba siert auf der Waferstruktur von Fig. 1C. Elemente in den Fig. 5A bis 5D, die identisch zu denjenigen von Fig. 1C sind, sind mit gleichen Bezugszeichen versehen.

Gemäß den Fig. 1C und 6A werden durch ein CVD-Ver fahren Polysiliziumschichten und isolierende Schichten ab wechselnd abgeschieden. Gemäß Fig. 5A werden eine Polysili ziumschicht 84, eine isolierende Schicht 86, eine Polysili ziumschicht 88 und eine dicke isolierende Schicht 90 auf einanderfolgend abgeschieden.

Gemäß Fig. 5B wird eine CMP-Technik verwendet, um die Oberfläche der Struktur von Fig. 5A zu polieren, bis die Oberseiten der isolierenden Säulen 28a und 28b freiliegen.

Gemäß Fig. 5C werden dann herkömmliche Fotolithogra phie- und Ätztechniken verwendet, um die isolierende Schicht 90, die Polysiliziumschicht 88, die isolierende Schicht 86, die Polysiliziumschicht 84 und die Polysilizi umschicht 26 aufeinanderfolgend zu ätzen, so daß eine Öff nung 92 ausgebildet wird und die Speicherelektrode für den Speicherkondensator in einer jeden Speicherzelle gemustert wird. Durch den oben erwähnten Ätzschritt werden auch die Polysiliziumschichten 88, 84 und 26 in Segmente 88a, 88b, 84a, 84b, 26a und 26b unterteilt. Dann werden Polysilizium- Abstandshalter 94a und 94b an den Seitenwänden der Öffnung 92 ausgebildet.

Gemäß Fig. 5D wird dann Naßätzen durchgeführt, wobei die Ätzschutzschicht 22 als Ätzendpunkt dient, um die frei liegenden Siliziumdioxidschichten zu entfernen, nämlich die isolierenden Schichten 90 und 86 und die isolierenden Säu len 28a und 28b. Nach dem Naßätzschritt ist die Speicher elektrode des DRAM-Speicherkondensators vollständig. Die Speicherelektrode gemäß Fig. 6D beinhaltet die unteren Po lysiliziumschichten 26a und 26b, die oberen stammartigen Polysiliziumschichten 94a und 94b und die zwei Lagen oder Schichten der zweigartigen Polysiliziumschichten 84a, 88a, 84b und 88b, die im Querschnitt im wesentlichen L-förmig sind. Die unteren stammartigen Polysiliziumschichten 26a und 26b kontaktieren direkt die Drainbereiche 16a und 16b des Übertragungstransistors. Die Querschnitte der unteren Polysiliziumschichten 26a und 26b sind T-förmig. Die oberen stammartigen Polysiliziumschichten 94a und 94b sind mit den Kanten der unteren stammartigen Polysiliziumschichten 26a und 26b verbunden und stehen im wesentlichen vertikal nach oben. Die oberen stammartigen Polysiliziumschichten 94a und 94b sind als Hohlzylinder mit kreisförmigen oder rechteck förmigen Querschnitt ausgebildet. Die beiden Lagen der zweigartigen Polysiliziumschichten 84a, 88a, 84b und 88b sind mit den inneren Oberflächen der oberen stammartigen Polysiliziumschichten 94a und 94b verbunden und verlaufen zunächst horizontal nach innen über einen bestimmten Ab stand hinweg und erstrecken sich dann im wesentlichen auf recht nach oben. Der Aufbau gemäß dieser bevorzugten Aus führungsform unterscheidet sich von der zweiten Ausfüh rungsform gemäß den Fig. 2A bis 2E dahingehend, daß die Unterseiten der zweigartigen Polysiliziumschichten 84a und 84b direkt mit den oberen Oberflächen der unteren stammar tigen Polysiliziumschichten 26a und 26b kontaktieren. Von daher ist der Aufbau der Speicherelektrode gemäß der fünf ten Ausführungsform ähnlich zu der Struktur der zweiten Ausführungsform.

Eine Speicherelektrode mit unterschiedlicher Struktur und mit einem unterschiedlichen Herstellungsverfahren her gestellt betrifft die sechste Ausführungsform. Der Aufbau der Speicherlektrode gemäß dieser sechsten Ausführungsform ist ziemlich ähnlich im Aufbau zu derjenigen der zweiten Ausführungsform. Ein Unterschied zwischen den beiden Aus führungsformen liegt darin, daß die untere stammartige Po lysiliziumschicht der Speicherelektrode bei der sechsten Ausführungsform einen hohlen Abschnitt aufweist. Somit wird der Oberflächenbereich der Speicherelektrode nochmals er höht.

Die sechste bevorzugte Ausführungsform der Erfindung, welche sich mit der Herstellung einer Halbleiter-Speicher vorrichtung mit einem Speicherkondensator des Baumtyps be faßt, wird nun unter Bezug auf die Fig. 6A bis 6D be schrieben.

Der Speicherkondensator der sechsten Ausführungsform basiert auf der Waferstruktur von Fig. 1A. Elemente in den Fig. 6A bis 6D, die identisch zu denjenigen in Fig. 1A sind, sind mit gleichen Bezugszeichen versehen.

Gemäß den Fig. 1A und 6A wird eine isolierende Schicht 96 aus beispielsweise BPSG durch ein CVD-Verfahren für eine Einebnung abgeschieden. Sodann wird eine Ätz schutzschicht 98, beispielsweise Siliziumnitrid durch CVD abgeschieden. Danach wird unter Verwendung herkömmlicher Fotolitohographie- und Ätztechniken die Ätzschutzschicht 98, die isolierende Schicht 96 und die Gateoxidschicht 14 aufeinanderfolgend abgeätzt, so daß Kontaktlöcher 100a und 100b für Speicherelektroden ausgebildet werden, die sich von der oberen Oberfläche der Ätzschutzschicht 98 zur Ober fläche der Drainregionen 16a und 16b erstrecken. Nachfol gend wird eine Polysiliziumschicht 102 abgeschieden. Um die Leitfähigkeit der Polysiliziumschicht zu erhöhen, werden in die Polysiliziumschicht Ionen wie beispielsweise Arsenionen implantiert. Gemäß Fig. 6A deckt die Polysiliziumschicht 102 die Oberfläche der Ätzschutzschicht 98 und die inneren Seitenwände der Kontaktlöcher 100a und 100b ab, füllt je doch die Kontaktlöcher 100a und 100b nicht vollständig. In folgedessen ist die Polysiliziumschicht 102 im Querschnitt hohl und U-förmig.

Gemäß Fig. 6B wird eine dicke isolierende Schicht, bei spielsweise eine Siliziumdioxidschicht mit einer Dicke von ungefähr 700 nm abgeschieden. Sodann wird die dicke isolie rende Schicht unter Verwendung herkömmlicher Fotolithographie- und Ätztechniken bearbeitet, so daß isolierende Säu len 104a und 104b gemäß Fig. 6B ausgebildet werden. Die isolierenden Säulen 104a und 104b sind bevorzugt oberhalb der Drainregionen 16a und 16b auf der Polysiliziumschicht 26 angeordnet und füllen die hohle Struktur der Polysilizi umschicht 102 vollständig. Somit werden zwischen den iso lierenden Säulen 104a und 104b Spalte 106 ausgebildet.

Nachfolgend wird ein Verfahren ähnlich demjenigen gemäß der zweiten Ausführungsform (Fig. 2A bis 2D) durchgeführt, um die Speicherelektrode gemäß der sechsten Ausführungsform aufzubauen.

Gemäß Fig. 6C wird ein CVD-Verfahren durchgeführt, um abwechselnd isolierende Schichten und Polysiliziumschichten auszubilden, nämlich eine isolierende Schicht 106, eine Po lysiliziumschicht 108, eine isolierende Schicht 110, eine Polysiliziumschicht 112 und eine dicke isolierende Schicht 114. Eine CMP-Technik kann verwendet werden, um die Ober fläche der Struktur zu polieren, bis wenistens die Obersei ten der isolierenden Säulen 104a und 104b freiliegen.

Gemäß Fig. 6D werden dann herkömmliche Fotolithogra phie- und Ätztechniken verwendet, um aufeinanderfolgend die isolierende Schicht 114, die Polysiliziumschicht 112, die isolierende Schicht 110, die Polysiliziumschicht 108, die isolierende Schicht 106 und die Polysiliziumschicht 102 zu ätzen; hierdurch wird eine Öffnung 116 ausgebildet und die Speicherelektrode für den Speicherkondensator einer jeden Speicherzelle ist gemustert. Auch werden durch den oben er wähnten Ätzschritt die Polysiliziumschichten 112, 108 und 102 in Segmente 112a, 112b, 108a, 108b, 102a und 102b un terteilt. Sodann werden an den Seitenwänden der Öffnung 118 Polysilizium-Abstandshalter 116a und 116b ausgeformt. Dann wird ein Naßätzen unter Verwendung der Ätzschutzschicht 98 als Ätzendpunkt durchgeführt, um die freiliegenden Silizi umdioxidschichten zu entfernen, nämlich die isolierenden Schichten 114, 110 und 106 und die isolierenden Säulen 104a und 104b. Nach dem Naßätzschritt ist die Speicherelektrode des DRAM-Speicherkondensators vollständig. Die Speicher elektrode von Fig. 6D ist in ihrem Aufbau ziemlich ähnlich zu derjenigen von Fig. 2D. Der Unterschied zwischen den beiden Aufbauten liegt darin, daß die unteren stammartigen Polysiliziumschichten 102a und 102b der sechsten Ausfüh rungsform hohl sind. Somit wird die Oberfläche der Spei cherelektrode vergrößert.

Eine Speicherelektrode mit unterschiedlichen Aufbau und mit unterschiedlichem Verfahren hergestellt wird nachfol gend als siebte Ausführungsform beschrieben. Der Aufbau der Speicherelektrode gemäß der siebten Ausführungsform ist ähnlich zu derjenigen der zweiten Ausführungsform. Der Un terschied zwischen den beiden Ausführungsformen liegt darin, daß die untere stammartigen Polysiliziumschicht der Speicherelektrode bei der siebten Ausführungsform die obere Oberfläche der unteren Ätzschutzschicht nicht berührt, son dern hiervon um einen bestimmten Betrag beabstandet ist. Somit wird die Oberfläche der Speicherelektrode erhöht.

Die siebte bevorzugte Ausführungsform der vorliegenden Erfindung wird nachfolgend unter Bezug auf die Fig. 7A bis 7E beschrieben.

Der Speicherkondensator der siebten Ausführungsform ba siert auf der Waferstruktur von Fig. 1A. Danach werden un terschiedliche Verfahrensschritte durchgeführt, um einen unterschiedlichen Aufbau zu erzielen. Elemente in den Fig. 7A bis 7E, die identisch zu denjenigen in Fig. 1A sind, sind mit gleichen Bezugszeichen versehen.

Gemäß den Fig. 7A und 1A wird zunächst eine isolie rende Schicht 120 aus beispielsweise BPSG für Egalisie rungszwecke durch ein CVD-Verfahren abgeschieden. Danach wird durch ein CVD-Verfahren eine Ätzschutzschicht 122 aus beispielsweise Siliziumnitrid ausgebildet. Nachfolgend wird eine isolierende Schicht 124 aus beispielsweise Siliziumdi oxid durch ein CVD-Verfahren abgeschieden. Danach werden unter Verwendung herkömmlicher Fotolithographie- und Ätz techniken die isolierende Schicht 124, die Ätzschutzschicht 122, die isolierende Schicht 120 und die Gateoxidschicht 14 aufeinanderfolgend geätzt. Somit werden Kontaktlöcher 126a und 126b für die Speicherelektrode ausgebildet, die sich von der oberen Oberfläche der isolierenden Schicht 124 zur Oberfläche der Drainregionen 16a und 16b erstrecken. Nach folgend wird eine Polysiliziumschicht 128 abgeschieden. Ge mäß Fig. 7A füllt die Polysiliziumschicht 128 die Kontakt löcher 126a und 126b vollständig aus und bedeckt die Ober fläche der isolierenden Schicht 124.

Gemäß Fig. 7B wird eine dicke isolierende Schicht aus beispielsweise Siliziumdioxid mit einer Dicke von ungefähr 700 nm abgeschieden. Danach wird die dicke isolierende Schicht durch herkömmliche Fotolithographie- und Ätztech niken bearbeitet, so daß gemäß Fig. 7B isolierende Säulen 130a und 130b gebildet werden. Die isolierenden Säulen 130a und 130b sind bevorzugt oberhalb der Drainregionen 16a und 16b auf der Polysiliziumschicht 128 abgebildet. Somit wer den zwischen den isolierenden Säulen Spalte 129 gebildet.

Nachfolgend wird ein Verfahren ähnlich zu demjenigen bei der zweiten Ausführungsform unter Bezug auf Fig. 2A bis 2D durchgeführt, um die Speicherelektrode gemäß der siebten Ausführungsform zu bilden.

Gemäß Fig. 7C wird ein CVD-Verfahren durchgeführt, um abwechselnd isolierende Schichten und Polysiliziumschichten auszubilden, nämlich eine isolierende Schicht 132, eine Po lysiliziumschicht 134, eine isolierende Schicht 136, eine Polysiliziumschicht 138 und eine dicke isolierende Schicht 140. Eine CMP-Technik kann dann verwendet werden, die Oberfläche der Struktur zu polieren, bis zumindest die Obersei ten der isolierenden Säulen 130a und 130b freiliegen.

Gemäß Fig. 7D werden herkömmliche Fotolithographie- und Ätztechniken durchgeführt, um die isolierende Schicht 140, die Polysiliziumschicht 138, die isolierende Schicht 136, die Polysiliziumschicht 134, die isolierende Schicht 132 und die Polysiliziumschicht 128 aufeinanderfolgend zu ätzen; hierdurch wird eine Öffnung 142 ausgebildet und die Speicherelektrode des Speicherkondensators für jede Spei cherzelle wird gemustert. Durch den oben erwähnten Ätz schritt werden auch die Polysiliziumschichten 138, 134 und 128 in Segmente 138a, 138b, 134a, 134b, 128a und 128b un terteilt. Sodann werden Polysilizium-Abstandshalter 144a und 144b an den Seitenwänden der Öffnung 142 ausgebildet.

Gemäß Fig. 7E wird dann Naßätzen durchgeführt, wobei die Ätzschutzschicht 122 der Ätzendpunkt ist, um die frei liegenden Siliziumdioxidschichten zu entfernen, nämlich die isolierenden Schichten 140, 136, 132, 129 und die isolie renden Säulen 130a und 130b. Nach dem Naßätzschritt ist die Speicherlektrode für den DRAM-Speicherkondensator vollstän dig. Die Speicherelektrode von Fig. 7E ist im Aufbau ähn lich zu derjenigen von Fig. 2D. Der Unterschied zwischen den beiden Strukturen liegt darin, daß die untere horizon tale Oberfläche der unteren stammartigen Polysilizium schichten 128a und 128b die obere Oberfläche der Ätzschutz schicht 122 darunter nicht berührt. Somit wird die Oberflä che der Speicherelektrode vergrößert.

In den bislang beschriebenen ersten bis siebten bevor zugten Ausführungsformen waren die zweigartigen Elektroden schichten der Speicherelektroden entweder vertikale Struk turen mit einzelnen Segmenten oder abgewinkelte oder gefal tete Strukturen mit zwei Segmenten mit einem im wesentli chen L-förmigen Querschnitt. Die vorliegende Erfindung ist jedoch nicht auf diese Strukturen beschränkt. Die Anzahl von Segmenten kann drei, vier oder mehr betragen. Eine zweigartige Elektrodenschicht mit vier Segmenten wird nach folgend als achte Ausführungsform beschrieben.

Die achte Ausführungsform der vorliegenden Erfindung wird nun unter Bezug auf die Fig. 8A bis 8E beschrieben.

Der Speicherkondensator der achten bevorzugten Ausfüh rungsform basiert auf der Waferstruktur von Fig. 1B. Danach werden unterschiedliche Prozeßschritte durchgeführt, um den unterschiedlichen Aufbau zu erzielen. Elemente in den Fig. 8A bis 8E, die identisch zu denjenigen in Fig. 1A sind, sind mit gleichen Bezugszeichen versehen.

Gemäß den Fig. 8A und 1B wird eine dicke isolierende Schicht, beispielsweise eine Siliziumdioxidschicht mit ei ner Dicke von ungefähr 700 nm über der Polysiliziumschicht 26 abgeschieden. Eine Fotoresistschicht 152 wird dann durch eine herkömmliche Fotolithographietechnik ausgebildet und wird dann anisotrop geätzt, um Teile der isolierenden Schicht zu bilden. Von daher werden die isolierenden Schichten 150a und 150b mit Spalten 157 dazwischen gebil det, wie in Fig. 8A gezeigt.

Gemäß Fig. 8B wird dann eine Fotoresist-Erosionstechnik verwendet, um Teile der Fotoresistschicht 152 zu entfernen, so daß kleinere und dünnere Fotoresistschichten 152a und 152b verbleiben. Infolgedessen werden Teile der oberen Oberflächen der isolierenden Schichten 150a und 150b freigelegt.

Gemäß Fig. 8C wird dann anisotropes Ätzen durchgeführt, um die freiliegenden Bereiche der isolierenden Schichten 150a und 150b und die verbleibende freiliegende isolierende Schicht zu entfernen, bis die Polysiliziumschicht 26 frei liegt. Somit werden stufenförmige isolierende Säulen 150c und 150d gebildet. Die Fotoresistschicht wird dann ent fernt.

Nachfolgend wird ein Verfahren ähnlich demjenigen zur Herstellung der ersten bevorzugten Ausführungsform angewen det (Fig. 1D bis 1G), um die Speicherelektrode gemäß der achten Ausführungsform zu bilden. Gemäß Fig. 8D werden auf einanderfolgend eine isolierende Schicht 154, eine Polysi liziumschicht 156 und eine dicke isolierende Schicht 158 durch ein CVD-Verfahren abgeschieden. Danach wird eine CMP- Technik verwendet, um die Oberfläche der Struktur zu polie ren, bis die oberen Oberflächen der isolierenden Säulen 150c und 150d freiliegen.

Gemäß Fig. 8E werden konventionelle Fotolithographie- und Ätztechniken verwendet, um die isolierende Schicht 158, die Polysiliziumschicht 156, die isolierende Schicht 154, sowie die Polysiliziumschicht 26 aufeinanderfolgend zu ät zen; hierdurch wird eine Öffnung 155 gebildet und die Spei cherelektrode des Speicherkondensators für jede Speicher zelle wird gemustert. Auch werden durch den oben erwähnten Ätzschritt die Polysiliziumschichten 156 und 26 in Segmente 156a, 156b bzw. 26a, 26b unterteilt. Dann werden Polysili zium-Abstandshalter 159a und 159b an den Seitenwänden der Öffnung 155 ausgeformt. Naßätzen wird durchgeführt, wobei die Ätzschutzschicht 22 als Ätzendpunkt dient, um die frei liegenden Siliziumdioxidschichten zu entfernen, nämlich die isolierenden Schichten 158 und 154 und die isolierenden Säulen 150c und 150d. Nach dem Schritt des Naßätzens ist die Speicherelektrode für den DRAM-Speicherkondensator vollständig. Die Speicherelektrode beinhaltet gemäß Fig. 8E die unteren stammartigen Polysiliziumschichten 26a und 26b, die oberen stammartigen Polysiliziumschichten 159a und 159b und die zweigartigen Polysiliziumschichten 156a und 156b, welche abgewinkelte oder gefaltete Strukturen mit vier Seg menten sind, die im Querschnitt im wesentlichen doppel-L- förmig sind. Die zweigartigen Polysiliziumschichten 156a und 156b sind zunächst an den inneren Oberflächen der obe ren stammartigen Polysiliziumschichten 159a und 159b befe stigt, verlaufen einen bestimmten Betrag horizontal nach innen, verlaufen dann wieder für einen weiteren bestimmten Abstand oder Betrag im wesentlichen aufrecht nach oben, dann wieder horizontal nach innen über einen bestimmten Be trag und dann wieder vertikal nach oben.

Bei dieser bevorzugten Ausführungsform steuern die Formgebungen der isolierenden Säulen und die mit dem Spalt versehene Isolierschicht die Ausbildung und die Winkel der zweigartigen Polysiliziumschicht. Von daher ist die Ausbil dung der isolierenden Säulen und mit den Spalten versehenen isolierenden Schichten nicht auf die soeben beschriebene Ausführungsform beschränkt. Techniken zur Modifizierung der dargestellten Formgebung, was zu unterschiedlichen Endfor men in der achten Ausführungsform führt, liegen im Rahmen der Erfindung. Wenn beispielsweise isotropes Ätzen oder Naßät 07172 00070 552 001000280000000200012000285910706100040 0002019720213 00004 07053zen anstelle des anisotropen Ätzens verwendet wird, um die dicke isolierende Schicht zu ätzen (Fig. 1C), ist die sich ergebende isolierende Schicht dreieckförmig. Wenn wei terhin, wie ebenfalls in Fig. 1C gezeigt, nachdem die iso lierenden Säulen 28a und 28b ausgebildet wurden, die iso lierenden Abstandshalter weiterhin an den Seitenwänden der isolierenden Säulen 28a und 28b ausgebildet werden, lassen sich isolierende Säulen mit unterschiedlichen Formgebungen erhalten. Somit können die zweigartigen Polysiliziumschich ten in verschiedenen unterschiedlichen Formgebungen ausge bildet werden, wobei hierbei die einzelnen Segment in un terschiedlichen Winkeln zueinander stehen.

Gemäß des grundlegenden Konzeptes der bevorzugten so eben beschriebenen Ausführungsformen können, wenn zweigar tige Polysiliziumschichten mit mehr Segmenten gewünscht sind, Fotoresisterosion und anisotropes Ätzen der mit Spalten versehenen isolierenden Schicht ein- oder mehrmals durchgeführt werden, um eine isolierende Säule mit einer mehrfach gestuften Form zu erhalten.

In den ersten bis achten bevorzugten Ausführungsformen wird immer eine CMP-Technik verwendet, um die Polysilizium schicht von oberhalb der isolierenden Säulen zu entfernen. Die Erfindung ist jedoch nicht auf die Anwendung dieser Technik beschränkt. In der nachfolgenden neunten Ausfüh rungsform werden herkömmliche Fotolithographie- und Ätz techniken verwendet, um die Polysiliziumschicht auf der isolierenden Säule aufzuspalten. Somit wird auch eine Spei cherelektrode mit unterschiedlicher Struktur gebildet.

Die neunte bevorzugte Ausführungsform der Erfindung wird nun unter Bezug auf die Fig. 9A bis 9D beschrieben.

Der Speicherkondensator der neunten Ausführungsform ba siert auf der Waferstruktur von Fig. 1C. Eine DRAM-Spei cherelektrode mit unterschiedlicher Struktur wird durch ei nen weiteren Prozeß hergestellt. Elemente in den Fig. 9A bis 9D, die identisch zu denjenigen in Fig. 1C sind, sind mit den gleichen Bezugszeichen versehen.

Gemäß den Fig. 9A und 1C werden Polysiliziumschich ten und isolierende Schichten abwechselnd durch ein CVD- Verfahren abgeschieden. Gemäß Fig. 9A werden über der Sili ziumschicht 26 eine isolierende Schicht 160, eine Polysili ziumschicht 162, eine isolierende Schicht 164, eine Polysi liziumschicht 166 und eine dicke isolierende Schicht 168 abgeschieden. Die isolierenden Schichten 160, 164 und 168 können beispielsweise aus Siliziumdioxid sein. Die Dicke der isolierenden Schichten 160, 164 und die Dicke der Poly siliziumschichten 162 und 166 kann beispielsweise 100 nm betragen. Die dicke isolierende Schicht 168 ist bevorzugt dick genug, um den Spalt auf der Oberfläche der Polysilizi umschicht 166 zu füllen.

Gemäß Fig. 9B werden herkömmliche Fotolithographie- und Ätztechniken verwendet, um die isolierende Schicht 168, die Polysiliziumschicht 166, die isolierende Schicht 164, die Polysiliziumschicht 162, die isolierende Schicht 160 und die Polysiliziumschicht 26 aufeinanderfolgend zu ätzen; hierdurch wird eine Öffnung 170 gebildet und die Speicher elektrode des Speicherkondensators für jede Speicherzelle wird gemustert. Durch den oben erwähnten Ätzschritt werden auch die Polysiliziumschichten 166, 162 und 26 in Segmente 166a, 166b, 162a, 162b, 26a und 26b unterteilt. Danach wer den Polysilizium-Abstandshalter 172a und 172b an den Sei tenwänden der Öffnung 170 ausgeformt. Gemäß Fig. 9C werden dann herkömmliche Fotolithographie- und Ätztechniken ver wendet, um die Polysiliziumschichten 166a und 166b, die isolierende Schicht 164 und die Polysiliziumschichten 162a und 162b aufeinanderfolgend zu ätzen. Hierdurch werden Öff nungen 174a und 174b ausgebildet. Infolgedessen werden die Polysiliziumschichten 166a und 166b bzw. 162a und 162b an den isolierenden Säulen 28a und 28b teilweise geätzt, um die Siliziumdioxidschichten zwischen den Polysilizium schichten freizulegen.

Gemäß Fig. 9D wird Naßätzen durchgeführt, wobei die Ätzschutzschicht 22 als Ätzendpunkt dient, um die freilie genden Siliziumdioxidschichten zu entfernen, nämlich die isolierenden Schichten 168, 164 und 160 und die isolieren den Säulen 128a und 128b. Nach dem Naßätzschritt ist die Speicherelektrode des DRAM-Speicherkondensators vollstän dig. Die Speicherelektrode gemäß Fig. 9D beinhaltet die un teren Polysiliziumschichten 26a und 26b, die oberen stamm artigen Polysiliziumschichten 172a und 172b und die zwei Lagen von zweigartigen Polysiliziumschichten 162a, 166a, 162b und 166b mit drei Segmenten. Die zwei Lagen der zweig artigen Polysiliziumschichten 162a, 166a, 162b und 166a, 162b und 166b berühren zunächst die innere Oberfläche der oberen stammartigen Polysiliziumschichten 172a und 172b, erstrecken sich über einen bestimmten Abstand horizontal noch innen, dann wieder nach oben im wesentlichen vertikal über einen weiteren Betrag und dann für einen weiteren be stimmten Betrag wieder horizontal nach innen.

Dem Durchschnittsfachmann auf diesem Gebiet erschließt sich aus den oben erwähnten bevorzugten Ausführungsformen, daß diese auch in beliebiger Kombination miteinander ange wendet werden können, um Speicherelektroden und Speicher kondensatoren unterschiedlicher Strukturen zu bilden. Es versteht sich, daß die Strukturen in dieser aus Kombinatio nen gebildeten Speicherelektroden und Speicherkondensatoren im Rahmen der vorliegenden Erfindung liegen.

Obgleich in der beigefügten Zeichnung die Ausführungs formen der Drains in den Übertragungstransistoren als Dif fusionsbereiche in einem Siliziumsubstrat dargestellt wur den, sind auch andere Ausgestaltungen hiervon möglich, bei spielsweise Drainregionen des Grabenbereiches oder derglei chen.

Weiterhin versteht sich, daß die in der beigefügten Zeichnung dargestellten Elemente rein illustrativ und dar stellend sind und nicht im tatsächlichen Maßstab gezeichnet sind. Die Abmessungen der einzelnen Elemente sind somit als nicht einschränkend zu verstehen.

Claims

1. Verfahren zur Herstellung einer HalbleiterSpeicher vorrichtung, wobei die Halbleiter-Speichervorrichtung ein Substrat (10), einen Übertragungstransistor auf dem Substrat und einen Speicherkondensator aufweist, der mit einer Source-/Drainregion (16, 18) des Übertragungstransi stors verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:

a) Ausbilden einer ersten isolierenden Schicht (20) über dem Substrat;
b) Ausbilden einer ersten leitfähigen Schicht (26) über der ersten isolierenden Schicht und Durchdringen der ersten isolierenden Schicht, um elektrischen Kontakt mit der Source-/Drainregion des Übertragungstransistors herzu stellen;
c) Ausbilden einer säulenförmigen Schicht (28) auf der ersten leitfähigen Schicht;
d) Ausbilden eines ersten Films (30; 44) und dann ei nes zweiten Films (32; 46) auf den Oberflächen der säulenförmigen Schichten und der ersten leitfähigen Schicht, wobei der zweite Film aus einem leitfähigen Mate rial und der erste Film aus einem isolierenden Material ge bildet wird;
e) Strukturieren des zweiten Films, um einen Ab schnitt des zweiten Films über der säulenförmigen Schicht zu entfernen;
f) Strukturieren des zweiten Films, des ersten Films und der ersten leitfähigen Schicht, um eine Öffnung (36; 54) zu bilden, welche einen Abschnitt der ersten isolieren den Schicht freilegt, wobei die erste leitfähige Schicht eine Kante am Umfang der Öffnung hat;
g) Ausbilden einer zweiten leitfähigen Schicht (38; 56), die als Hohlzylinder ausgebildet und mit der Kante der ersten leitfähigen Schicht verbunden ist, wobei die zweite leitfähige Schicht und die erste leitfähige Schicht eine stammartige leitfähige Schicht bilden, so daß ein Ende des zweiten Films mit einer inneren Oberfläche der zweiten leitfähigen Schicht verbunden ist, um eine zweigartige leitfähige Schicht zu bilden und wobei die erste leitfähige Schicht, der zweite Film und die zweite leitfähige Schicht eine Speicherelektrode (26, 32, 38; 26, 46, 56) des Spei cherkondensators bilden;
h) Entfernen der säulenförmigen Schicht und des er sten Films;
i) Ausbilden einer dielektrischen Schicht (40; 48) auf freiliegenden Oberflächen der ersten leitfähigen Schicht, des zweiten Films und der zweiten leitfähigen Schicht; und
j) Ausbilden einer dritten leitfähigen Schicht (42; 60) auf der dielektrischen Schicht, um eine Gegenelektrode (42; 60) für den Speicherkondensator zu bilden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Film (32; 46) eine zweigartige leitfähige Schicht mit einem L-förmigen Querschnitt bildet, wobei ein Ende des L-förmigen Querschnittes mit der inneren Oberflä che der zweiten leitfähigen Schicht (38; 56) verbunden ist.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die stammartige leitfähige Schicht:
einen unteren stammartigen Abschnitt (26), der elek trisch mit der Source-/Drainregion (16, 18) des Übertra gungstransistors verbunden ist und einen T-förmigen Quer schnitt hat; und
einen oberen stammartigen Abschnitt (38; 56) aufweist, der sich im wesentlichen aufrecht von einer Kante des unte ren stammartigen Abschnittes aus erstreckt.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (b) das Ausbilden der ersten leitfähigen Schicht (26) mit einem U-förmigen Querschnitt aufweist.

5. Verfahren nach Anspruch 1, gekennzeichnet durch ei nen Schritt des Ausbildens einer Ätzschutzschicht (22) auf der ersten isolierenden Schicht (20) nach dem Schritt (a) und vor dem Schritt (b).

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (e) das Wegätzen eines Abschnittes des zweiten Films (32; 46) oberhalb der säulenförmigen Schicht (28) beinhaltet.

7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (e) das Polieren eines Abschnittes des zweiten Films (32; 46) oberhalb der säulenförmigen Schicht (28) unter Verwendung einer chemisch/mechanischen Polier technik beinhaltet.

8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Film (32; 46) vorstehende Strukturen mit ei nem Spalt dazwischen beinhaltet und ein Schritt des Ausbil dens einer zweiten isolierenden Schicht (34; 52) auf dem zweiten Film vorgesehen ist, was nach dem Schritt (d) und vor dem Schritt (e) erfolgt, wobei die zweite isolierende Schicht im wesentlichen vollständig den Spalt in dem zwei ten Film füllt und wobei der Schritt (h) weiterhin den Schritt des Entfernens der zweiten isolierenden Schicht aufweist.

9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (c) die folgenden Schritte aufweist:
Ausbilden einer dicken isolierenden Schicht 150) auf der ersten leitfähigen Schicht (26);
Ausbilden einer Fotoresistschicht (152), welche die isolierende Schicht über der Source-/Drainregion (16, 18) abdeckt;
Ätzen eines Abschnittes der unbedeckten dicken isolie renden Schicht;
Durchführen einer Fotoresisterosion, um einen Ab schnitt der ungeätzten dicken isolierenden Schicht freizu legen;
Ätzen der freigelegten dicken isolierenden Schicht, bis die erste leitfähige schicht freiliegt, um eine säulen förmige Schicht mit Stufenform zu bilden; und
Entfernen des Fotoresists.

10. Verfahren nach Anspruch 1, gekennzeichnet durch die folgenden Schritte:
Ausbilden einer Ätzschutzschicht (22) auf der ersten isolierenden Schicht (20) nach Schritt (a); und
Ausbilden einer dritten isolierenden Schicht auf der Ätzschutzschicht vor dem Schritt (b);
wobei der Schritt (b) weiterhin den Schritt des Bil dens der ersten leitfähigen Schicht (26) über der dritten isolierenden Schicht und das Durchdringen der dritten iso lierenden Schicht und der Ätzschutzschicht aufweist und wo bei der Schritt (h) weiterhin den Schritt des Entfernens der dritten isolierenden Schicht beinhaltet.

11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (d) die folgenden Schritte aufweist:
Ausbilden eines dritten Films (48) und dann eines vierten Films (50) auf dem zweiten Film (46), wobei der dritte Film aus einem isolierendem Material und der vierte Film aus einem leitfähigen Material ist; und
Ausbilden einer zweiten isolierenden Schicht (52) auf dem vierten Film, wobei der vierte Film vorstehende Struk turen mit einem Spalt dazwischen aufweist und die zweite isolierende Schicht im wesentlichen vollständig den Spalt füllt;
wobei der Schritt (e) weiterhin den folgenden Schritt aufweist:
Strukturieren des vierten Films (50), des dritten Films (48), des zweiten Films (46) und des ersten Films (44), um Abschnitte des vierten Films, des dritten Films, des zweiten Films und des ersten Films über der säulenför migen Schicht (28) zu entfernen, wobei die Breite eines je den Abschnittes ungefähr gleich der Breite der säulenförmi gen Schicht ist und die Abschnitte durch eine Fotolithogra phie- und Ätztechnik entfernt werden;
wobei der Schritt (f) weiterhin den folgenden Schritt aufweist:
Strukturieren des vierten Films und des dritten Films, um die Öffnung (54) zu bilden;
wobei in dem Schritt (g) die zweite leitfähige Schicht (56) so ausgebildet wird, daß ein Ende des vierten Films mit der inneren Oberfläche der zweiten leitfähigen Schicht verbunden wird, wobei die erste leitfähige Schicht, der zweite Film, der vierte Film und die zweite leitfähige Schicht die Speicherelektrode (26, 46, 50, 56) bilden;
wobei der Schritt (h) weiterhin den Schritt des Ent fernens des dritten Films aufweist; und
wobei in dem Schritt (i) die dielektrische Schicht (58) weiterhin auf der freiliegenden Oberfläche des vierten Films ausgebildet wird.

12. Verfahren zur Herstellung einer HalbleiterSpei chervorrichtung, wobei die Halbleiter-Speichervorrichtung ein Substrat (10), einen Übertragungstransistor auf dem Substrat und einen Speicherkondensator aufweist, der mit einer Source-/Drainregion (16, 18) des Übertragungstransi stors verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:

a) Ausbilden einer ersten isolierenden Schicht (20) über dem Substrat;
b) Ausbilden einer ersten leitfähigen Schicht (26) über der ersten isolierenden Schicht und Durchdringen der ersten isolierenden Schicht, um elektrischen Kontakt mit der Source-/Drainregion des Übertragungstransistors herzu stellen, wobei die erste leitfähige Schicht eine Kante hat;
c) Ausbilden einer säulenförmigen Schicht (28) auf der ersten leitfähigen Schicht;
d) Ausbilden einer vierten leitfähigen Schicht (70) auf Seitenwänden der säulenförmigen Schicht;
e) Ausbilden eines ersten Films (72) und danach eines zweiten Films (74) auf den Oberflächen der säulenförmigen Schicht und der ersten leitfähigen Schicht, wobei der zwei te Film aus einem leitfähigen Material gebildet wird und der erste Film aus einem isolierenden Material gebildet wird;
f) Strukturieren des zweiten Films, um einen Ab schnitt des zweiten Films über der säulenförmigen Schicht zu entfernen;
g) Strukturieren des zweiten Films, des ersten Films und der ersten leitfähigen Schicht, um eine Öffnung (78) zu bilden, welche einen Abschnitt der ersten isolierenden Schicht freilegt, wobei die erste leitfähige Schicht eine Kante am Umfang der Öffnung hat;
h) Ausbilden einer zweiten leitfähigen Schicht (80), die als Hohlzylinder ausgebildet ist und mit der Kante der ersten leitfähigen Schicht verbunden ist, wobei die vierte leitfähige Schicht eine zweigartige leitfähige Schicht bil det und wobei die erste leitfähige Schicht, die vierte leitfähige Schicht, der zweite Film und die zweite leitfä hige Schicht eine Speicherelektrode (26, 70, 74, 80) des Speicherkondensators bilden;
i) Entfernen der säulenförmigen Schicht;
j) Ausbilden einer dielektrischen Schicht (40; 58) auf einer freiliegenden Oberfläche der ersten leitfähigen Schicht, der vierten leitfähigen Schicht, dem zweiten Film und der zweiten leitfähigen Schicht; und
k) Ausbilden einer dritten leitfähigen Schicht (42; 60) auf der dielektrischen Schicht, um eine Gegenelektrode des Speicherkondensators zu bilden.

13. Verfahren nach Anspruch 12, dadurch gekennzeich net, daß der zweite Film (74) eine zweigartige leitfähige Schicht mit einem L-förmigen Querschnitt bildet, wobei ein Ende des L-förmigen Querschnittes mit einer inneren Ober fläche der zweiten leitfähigen Schicht (80) verbunden ist.

14. Verfahren nach Anspruch 12, dadurch gekennzeich net, daß die erste leitfähige Schicht (26) einen T-förmigen Querschnitt hat.

15. Verfahren nach Anspruch 12, dadurch gekennzeich net, daß die erste leitfähige Schicht (26) einen U-förmigen Querschnitt hat.

16. Verfahren nach Anspruch 12, gekennzeichnet durch den Schritt des Ausbildens einer Ätzschutzschicht (22) auf der ersten isolierenden Schicht (20) nach dem Schritt (a) und vor dem Schritt (b).

17. Verfahren nach Anspruch 12, dadurch gekennzeich net, daß die vierte leitfähige Schicht (70) vorstehende Strukturen mit einem Spalt dazwischen aufweist und ein Schritt des Ausbildens einer zweiten isolierenden Schicht (76) auf dem zweiten Film (74) vorgesehen ist, was zwischen Schritt (d) und Schritt (e) erfolgt, wobei die zweite iso lierende Schicht im wesentlichen vollständig den Spalt in dem zweiten Film füllt, und wobei der Schritt (a) weiterhin den Schritt des Entfernens der zweiten isolierenden Schicht aufweist.

18. Verfahren nach Anspruch 12, dadurch gekennzeich net, daß der Schritt (c) die folgenden Schritte aufweist:
Ausbilden einer dicken isolierenden Schicht (150) auf der ersten leitfähigen Schicht (26);
Ausbilden einer Fotoresistschicht (152), welche die isolierende Schicht über der Source-/Drainregion (16, 18) abdeckt;
Ätzen der dicken isolierenden Schicht;
Durchführen einer Fotoresisterosion, um einen Ab schnitt der ungeätzten dicken isolierenden Schicht freizu legen;
Ätzen der freigelegten dicken isolierenden Schicht, bis die erste leitfähige schicht freigelegt ist, um eine säulenförmige Schicht mit Stufenform zu bilden; und
Entfernen des Fotoresists.

19. Verfahren nach Anspruch 12, gekennzeichnet durch die folgenden Schritte:
Ausbilden einer Ätzschutzschicht (22) auf der ersten isolierenden Schicht (20) nach Schritt (a); und
Ausbilden einer dritten isolierenden Schicht auf der Ätzschutzschicht vor dem Schritt (b);
wobei der Schritt (b) den Schritt des Bildens der er sten leitfähigen Schicht über der dritten isolierenden Schicht und das Durchdringen der dritten isolierenden Schicht und der Ätzschutzschicht aufweist und wobei der Schritt (h) den Schritt des Entfernens der dritten isolie renden Schicht beinhaltet.

20. Verfahren nach Anspruch 12, dadurch gekennzeich net, daß ein horizontaler Querschnitt der vierten leitfähi gen Schicht (70) kreisförmig ist.

21. Verfahren nach Anspruch 12, dadurch gekennzeich net, daß ein horizontaler Querschnitt der vierten leitfähi gen Schicht (70) rechteckig ist.

22. Verfahren nach Anspruch 12, dadurch gekennzeich net, daß der Schritt (d) die Schritte aufweist:
Ausbilden eines dritten Films (48) und danach eines vierten Films (50) auf dem zweiten Film, wobei der dritte Film aus einem isolierenden Material gebildet wird und der vierte Film aus einem leitfähigen Material gebildet wird; und
Ausbilden einer zweiten Isolierschicht (76) auf dem vierten Film, wobei der vierte Film vorstehende Strukturen mit einem Spalt dazwischen enthält und die zweite Isolier schicht den Spalt im wesentlichen vollständig füllt;
der Schritt (e) den Schritt aufweist:
Strukturieren des vierten Films, des dritten Films, des zweiten Films (74) und des ersten Films (72), um Ab schnitte des vierten Films, des des dritten Films, des zweiten Films und des ersten Filmsüber der säulenförmigen Schicht zu entfernen, wobei die Breite jedes Abschnittsin ungefähr gleich der Breite der säulenförmigen Schicht ist und die Abschnitte durch Fotolithografie- und Ätztechnik entfernt werden;
der Schritt (f) den Schritt aufweist:
Strukturieren des vierten Films und des dritten Films, um die Öffnung zu bilden;
in dem Schritt (g) die vierte leitfähige Schicht (62) derart gebildet wird, daß ein Ende des vierten Films mit der inneren Oberfläche der vierten leitfähigen Schicht ver bunden ist; wobei die erste leitfähige Schicht (26), der zweite Film, der vierte Film und die vierte leitfähige Schicht die Speicherelektrode (26, 74, 50, 62) bilden;
der Schritt (h) den Schritt des Entfernens des dritten Films aufweist; und
in dem Schritt (i) die dielektrische Schicht (40; 58) auf der freiliegenden Oberfläche des vierten Films gebildet wird.

23. Verfahren nach Anspruch 12, dadurch gekennzeich net, daß der Schritt (e) einen Schritt des Wegätzens des Abschnitts des zweiten Films (74) über der säulenförmigen Schicht (28) beinhaltet.

24. Verfahren nach Anspruch 12, dadurch gekennzeich net, daß der Schritt (e) den Schritt des Polierens des zweiten Films (74) über der säulenförmigen Schicht (28) un ter Verwendung einer mechanischen Poliertechnik beinhaltet.

25. Verfahren zur Herstellung einer HalbleiterSpei chervorrichtung, wobei die Halbleiter-Speichervorrichtung ein Substrat (10), einen Übertragungstransistor auf dem Substrat und einen Speicherkondensator aufweist, der mit einer Source-/Drainregion (16, 18) des Übertragungstransi stors verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:

a) Ausbilden einer ersten isolierenden Schicht (20) über dem Substrat;
b) Ausbilden einer ersten leitfähigen Schicht (26) über der ersten isolierenden Schicht und Durchdringen der ersten isolierenden Schicht, um elektrischen Kontakt mit der Source-/Drainregion des Übertragungstransistors herzu stellen, wobei die erste leitfähige Schicht eine Kante auf weist;
c) Ausbilden einer säulenförmigen Schicht (28) mit Seitenwänden auf der ersten leitfähigen Schicht;
d) Ausbilden einer vierten leitfähigen Schicht (84) auf den Oberflächen der säulenförmigen Schicht und der er sten leitfähigen Schicht;
e) Ausbilden eines ersten Films (86) und dann eines zweiten Films (88) auf der vierten leitfähigen Schicht, der säulenförmigen Schicht und der ersten leitfähigen Schicht, wobei der zweite Film aus einem leitfähigem Material und der er ste Film aus einem isolierenden Material gebildet ist;
f) Strukturieren des zweiten Films, um einen Ab schnitt des zweiten Films über der säulenförmigen Schicht zu entfernen;
g) Strukturieren des zweiten Films, des ersten Films und der ersten leitfähigen Schicht, um eine Öffnung (92) zu bilden, welche einen Abschnitt der ersten isolierenden Schicht freilegt, wobei die erste leitfähige Schicht eine Kante am Umfang der Öffnung aufweist;
h) Ausbilden einer zweiten leitfähigen Schicht (94) in Form eines Hohlzylinders, die mit der Kante der ersten leitfähigen Schicht verbunden ist, wobei die vierte leitfä hige Schicht eine zweigartige leitfähige Schicht bildet und die erste leitfähige Schicht, die vierte leitfähige Schicht, der zweite Film und die zweite leitfähige Schicht eine Speicherelektrode (26, 84, 88, 94) des Speicherkonden sators bilden;
i) Entfernen der säulenförmigen Schicht und des er sten Films;
j) Ausbilden einer dielektrischen Schicht (40; 58) auf einer freiliegenden Oberfläche der ersten, vierten und zweiten leitfähigen Schichten; und
k) Ausbilden einer dritten leitfähigen Schicht (42; 60) auf der dielektrischen Schicht, um eine Gegenelektrode (42; 60) des Speicherkondensators zu bilden.

26. Verfahren nach Anspruch 25, dadurch gekennzeich net, daß die vierte leitfähige Schicht (84) einen säulen förmigen Abschnitt der zweigartigen leitfähigen Schicht bildet, wobei ein Ende des säulenförmigen Abschnittes mit einer oberen Oberfläche der ersten leitfähigen Schicht (26) verbunden ist, der zweite Film (88) einen L-förmigen Ab schnitt der zweigartigen leitfähigen Schicht bildet und wo bei ein Ende des L-förmigen Abschnittes mit der inneren Oberfläche der zweiten leitfähigen Schicht (94) verbunden ist.

27. Verfahren nach Anspruch 25, dadurch gekennzeich net, daß die erste leitfähige Schicht (26) einen T-förmigen Querschnitt hat.

28. Verfahren nach Anspruch 25, dadurch gekennzeich net, daß die erste leitfähige Schicht (26) einen U-förmigen Querschnitt hat.

29. Verfahren nach Anspruch 25, gekennzeichnet durch einen Schritt des Ausbildens der Ätzschutzschicht (22) auf der ersten isolierenden Schicht (20) nach dem Schritt (a) und vor dem Schritt (b).

30. Verfahren nach Anspruch 25, dadurch gekennzeich net, daß der zweite Film (88) vorstehende Strukturen mit einem Spalt dazwischen aufweist und der Schritt des Ausbil dens einer zweiten isolierenden Schicht (90) auf dem zwei ten Film vorgesehen ist, was zwischen dem Schritt (e) und dem Schritt (f) erfolgt, wobei die zweite isolierende Schicht im wesentlichen vollständig den Spalt in dem zwei ten Film füllt und wobei der Schritt (i) weiterhin den Schritt des Entfernens der zweiten isolierenden Schicht aufweist.

31. Verfahren nach Anspruch 25, dadurch gekennzeich net, daß der Schritt (c) die folgenden Schritte aufweist:
Ausbilden einer dicken isolierenden Schicht (150) auf der ersten leitfähigen Schicht (26);
Ausbilden einer Fotoresistschicht (152), welche die dicke isolierende Schicht über der Source-/Drainregion (16, 20) abdeckt;
Ätzen eines Abschnittes der unbedeckten dicken isolierenden Schicht;
Durchführen einer Fotoresisterosion, um einen Ab schnitt der ungeätzten dicken isolierenden Schicht freizu legen;
Ätzen der freigelegten dicken isolierenden Schicht, bis die erste leitfähige Schicht freiliegt, um eine säulen förmige Schicht mit Stufenform zu bilden; und
Entfernen des Fotoresists.

32. Verfahren nach Anspruch 25, gekennzeichnet durch die Schritte:
Ausbilden einer Ätzschutzschicht (22) auf der ersten isolierenden Schicht (20) nach dem Schritt (a); und
Ausbilden einer dritten isolierenden Schicht auf der Ätzschutzschicht vor dem Schritt (b);
wobei der Schritt (b) weiterhin den Schritt des Aus bildens der ersten leitfähigen Schicht (26) über der drit ten isolierenden Schicht und das Durchdringen der dritten isolierenden Schicht und der Ätzschutzschicht aufweist und wobei der Schritt (e) weiterhin den Schritt des Entfernens der dritten isolierenden Schicht aufweist.

33. Verfahren nach Anspruch 25, dadurch gekennzeich net, daß ein horizontaler Querschnitt der vierten leitfähi gen Schicht (84) kreisförmig ist.

34. Verfahren nach Anspruch 25, dadurch gekennzeich net, daß ein horizontaler Querschnitt der vierten leitfähi gen Schicht (84) rechteckig ist.

35. Verfahren nach Anspruch 25, dadurch gekennzeich net, daß ein horizontaler Querschnitt der zweiten leitfähi gen Schicht (94) kreisförmig ist.

36. Verfahren nach Anspruch 25, dadurch gekennzeich net, daß ein horizontaler Querschnitt der zweiten leitfähi gen Schicht (92) rechteckig ist.

37. Verfahren nach Anspruch 25, dadurch gekennzeich net, daß der Schritt (f) das Wegätzen eines Abschnitts des zweiten Films (88) über der säulenförmigen Schicht (28) be inhaltet.

38. Verfahren nach Anspruch 25, dadurch gekennzeich net, daß der Schritt (f) das Polieren des zweiten Films (88) oberhalb der säulenförmigen Schicht (28) unter Verwen dung einer chemisch/mechanischen Poliertechnik beinhaltet.

39. Verfahren nach Anspruch 25, dadurch gekennzeich net, daß
der Schritt (e) die Schritte aufweist:
Ausbilden eines dritten Films (48) und danach eines vierten Films (50) auf dem zweiten Film (88), wobei der dritte Film aus einem isolierenden Material gebildet wird und der vierte Film aus einem leitfähigen Material gebildet wird; und
Ausbilden einer zweiten isolierenden Schicht (90) auf dem vierten Film, wobei der vierte Film vorstehende Struk turen mit einem Spalt dazwischen enthält und die zweite isolierende Schicht den Spalt im wesentlichen füllt;
der Schritt (f) den Schritt aufweist:
Strukturieren des vierten Films, des dritten Films, des zweiten Films und des ersten Films, um Abschnitte des vierten Films, des dritten Films, des zweiten Films und des ersten Films über der säulenförmigen Schicht (28) zu ent fernen, wobei die Breite jedes Abschnitts ungefähr gleich der Breite der säulenförmigen Schicht ist und die Ab schnitte durch eine Fotolithographie- und Ätztechnik ent fernt werden;
der Schritt (g) den Schritt aufweist:
Strukturieren des vierten Films und des dritten Films, um die Öffnung (92) zu bilden;
in dem Schritt (h) die vierte leitfähige Schicht (84) derart gebildet wird, daß ein Ende des vierten Films mit der inneren Oberfläche der vierten leitfähigen Schicht ver bunden wird; wobei die erste leitfähige Schicht der zweite Film, der vierte Film und die vierte leitfähige Schicht die Speicherelektrode (26, 88, 50, 84) bilden;
der Schritt (i) den Schritt des Entfernens des dritten des dritten Films enthält; und
in dem Schritt (j) die dielektrische Schicht (40; 58) auf der freiliegenden Oberfläche des vierten Films gebildet wird.