JPH0521745A

JPH0521745A - 半導体装置

Info

Publication number: JPH0521745A
Application number: JP3169723A
Authority: JP
Inventors: Yasushi Matsui; 泰志松井; Hideaki Arima; 秀明有馬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-07-10
Filing date: 1991-07-10
Publication date: 1993-01-29

Abstract

(57)【要約】（修正有）【構成】半導体基板１の活性領域上に形成された一対
のソース／ドレイン領域７，８と、ゲート電極４と、一
方のソース／ドレイン領域７に電気的に接続されたビッ
ト線１６と、ソース／ドレイン領域８上にコンタクトホ
ール１７を有する層間絶縁膜９と、コンタクトホール１
７内に、ソース／ドレイン領域８に電気的に接続するよ
うに形成されるとともに、層間絶縁膜９の上方に形成さ
れた水平部１２ａと立壁部１２ｂとを有するストレージ
ノード１２と、キャパシタ誘電体膜１１，１３を覆うよ
うに形成されたセルプレート１０，１４とを備えてい
る。【効果】ビット線１６と半導体基板１とを接続するた
めのコンタクトホールの形成が容易であり、かつ、キャ
パシタＢの容量を増加させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
特に、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃ
ｃｅｓｓＭｅｍｏｒｙ）に関する。

【０００２】

【従来の技術】従来、半導体記憶装置のうち、記憶情報
のランダムな入出力が可能なものとして、ＤＲＡＭが知
られている。図８は、従来のＤＲＡＭのメモリセルを示
した回路図である。

【０００３】図８を参照して、従来のＤＲＡＭのメモリ
セル１００は、データ信号に対応した電荷を蓄積するた
めのキャパシタＢと、キャパシタＢへの電荷の入出力を
制御するためのトランスファゲートトランジスタＡとか
ら構成されている。トランスファゲートトランジスタＡ
の一方の電極は、信号伝達線であるビット線２８に接続
されている。トランスファゲートトランジスタＡのゲー
ト電極は、ワード線２４に接続されている。

【０００４】図９は、図８に示したＤＲＡＭのメモリセ
ルを示した断面構造図である。図９を参照して、次に従
来のメモリセルの断面構造について説明する。

【０００５】ＤＲＡＭのメモリセル１００は、半導体基
板２１と、半導体基板２１上の所定領域に形成された素
子分離のためのフィールド分離酸化膜２２と、フィール
ド分離酸化膜２２によって囲まれた半導体基板２１上に
所定の間隔を隔てて形成されたソース／ドレイン領域２
６，２７と、ソース・ドレイン領域２６，２７間の半導
体基板２１上にゲート酸化膜２３を介して形成されたゲ
ート電極２４と、ゲート電極２４を覆うように形成され
たシリコン酸化膜２５と、ソース／ドレイン領域２７に
電気的に接続され、ゲート電極２４の上方にシリコン酸
化膜２５を介して延びるように形成されたキャパシタ下
部電極（ストレージノード）２９と、キャパシタ下部電
極２９の表面上にキャパシタ誘電体膜３０を介して形成
されたキャパシタ上部電極（セルプレート）３１と、全
面を覆うように形成され、ソース／ドレイン領域２６上
にコンタクトホール３２ａを有する層間絶縁膜３２と、
コンタクトホール３２ａ内および層間絶縁膜３２の上部
表面上に、ソース／ドレイン領域２６に電気的に接続す
るように形成されたビット線２８とを備えている。

【０００６】ソース／ドレイン領域２６、２７と、ゲー
ト電極２４とによってトランスファゲートトランジスタ
Ａが構成されている。ソース／ドレイン領域２６は、低
濃度のｎ^-不純物領域２６ａと、高濃度のｎ⁺不純物領
域２６ｂとによって構成されている。ソース／ドレイン
領域２７も、同様に、低濃度のｎ^-不純物領域２７ａ
と、高濃度のｎ⁺不純物領域２７ｂとによって構成され
る。これによって、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅ
ｄＤｒａｉｎ）構造のソース／ドレイン領域２６，２
７が構成される。ストレージノード２９、キャパシタ誘
電体膜３０およびセルプレート３１とによって、キャパ
シタＢが構成される。ストレージノード２９には、不純
物がドーピングされている。キャパシタ誘電体膜３０
は、シリコン窒化膜、シリコン酸化膜または、シリコン
窒化膜とシリコン酸化膜との多層膜などから形成されて
いる。セルプレート３１は、不純物をドーピングした多
結晶シリコンによって形成されている。図９に示したよ
うな構造を有するキャパシタをスタックトキャパシタと
称する。さらに、このようなスタックトキャパシタを含
むＤＲＡＭをスタックトタイプのＤＲＡＭと称する。

【０００７】

【発明が解決しようとする課題】前述のように、従来の
ＤＲＡＭのメモリセルでは、キャパシタＢの上方に層間
絶縁膜３２を介してビット線２８が延在するように形成
されていた。

【０００８】このため、ビット線２８とソース・ドレイ
ン領域２６とのコンタクトのためのコンタクトホール３
２ａが深くなるという問題点があった。このように深い
コンタクトホール３２ａは、コンタクト径が大きい場合
には、製造プロセス上あまり問題とならない。

【０００９】ところが、半導体装置の集積化に伴って素
子が微細化されてくると、コンタクトホール３２ａのコ
ンタクト径も小さくなる。このようにコンタクト径が小
さい状態でコンタクトホール３２ａの深さが深くなる
と、製造技術上コンタクトホール３２ａを形成すること
が困難になるという問題点があった。

【００１０】また、ビット線２８が、キャパシタＢの上
方に延在するように形成されているため、キャパシタＢ
の形状がビット線２８の位置によって規制されるという
問題点があった。ここで、データの蓄積手段とてのキャ
パシタの信頼性から、素子が微細化された場合にもキャ
パシタ容量は一定に保つ必要がある。ところが、上記の
ようにキャパシタＢの形状はビット線２８によって規制
されるため、素子が微細化された場合にキャパシタ容量
を増加させることができないという問題点があった。

【００１１】この発明は、上記のような課題を解決する
ためになされたもので、半導体装置が集積化された場合
にも、信号伝達線（ビット線）と半導体基板とを接続す
るためのコンタクトホールの形成が容易であり、かつ、
キャパシタの容量を増加させることが可能な半導体装置
を提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明における半導体
装置は、半導体基板と、半導体基板上の素子分離領域に
囲まれた活性領域上に所定の間隔を隔てて形成された一
対の不純物領域と、一対の不純物領域間の半導体基板上
にゲート絶縁膜を介して形成されたゲート電極と、一方
の不純物領域に電気的に接続され、ゲート電極の上方に
絶縁層を介して延びるように形成された信号伝達線と、
一対の不純物領域、ゲート電極、信号伝達線および素子
分離領域を覆うように形成され、他方の不純物領域上に
開口部を有する層間絶縁層と、開口部内に他方の不純物
領域に電気的に接続するように形成されるとともに、層
間絶縁層の上方に、半導体基板の主表面に沿った方向に
延びるように形成された水平部と水平部の所定領域上に
半導体基板の主表面に対して鉛直方向に延びるように形
成された立壁部とを有するキャパシタ第１電極と、キャ
パシタ第１電極を覆うように形成されたキャパシタ誘電
体膜と、キャパシタ誘電体膜を覆うように形成されたキ
ャパシタ第２電極とを備えている。

【００１３】

【作用】この発明にかかる半導体装置では、ゲート電極
の上方に絶縁層を介して延びるように形成された信号伝
達線を覆うように、他方の不純物領域上に開口部を有す
る層間絶縁層が形成され、その開口部内に、他方の不純
物領域に電気的に接続するようにキャパシタ第１電極が
形成され、そのキャパシタ第１電極は、層間絶縁層の上
方に、半導体基板の主表面に沿った方向に延びるように
形成された水平部と、水平部の所定領域上に半導体基板
の主表面に対して鉛直方向に延びるように形成された立
壁部とを有し、そのように形成されたキャパシタ第１電
極を覆うようにキャパシタ誘電体膜が形成され、キャパ
シタ誘電体膜を覆うようにキャパシタ第２電極が形成さ
れる。これにより、従来のようにビット線（信号伝達
線）コンタクトのために深いコンタクトホールを形成す
る必要がなく、また、キャパシタの形状がビット線の位
置によって規制されることがない。

【００１４】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００１５】図１は、本発明に従った一実施例のＤＲＡ
Ｍのメモリセルを示した断面構造図である。

【００１６】図１を参照して、本実施例のＤＲＡＭのメ
モリセルは、半導体基板１と半導体基板１の表面上の所
定領域上に形成された素子分離のためのフィールド分離
酸化膜２と、フィールド分離酸化膜２によって囲まれた
活性領域上に所定の間隔を隔てて形成されたソース／ド
レイン領域７，８と、ソース／ドレイン領域７，８間の
半導体基板１上にゲート酸化膜３を介して形成されたゲ
ート電極（ワード線）４と、ゲート電極４の上部表面に
形成された上部酸化膜５と、ゲート電極４の両側壁部分
に形成されたサイドウォール６と、ソース／ドレイン領
域７に電気的に接続され、ゲート電極４上に上部絶縁膜
５を介して延びるように形成された埋め込み型のビット
線１６と、ゲート電極４、ビット線１６、フィールド分
離酸化膜２を覆うように所定の厚みで形成され、ソース
／ドレイン領域８上にコンタクトホール１７を有する層
間絶縁膜９と、コンタクトホール１７の側壁部分に所定
の厚みで形成された絶縁膜１８と、絶縁膜１８によって
囲まれた領域内にソース／ドレイン領域８に電気的に接
続するように形成され、層間絶縁膜９の上方に半導体基
板１の主表面に沿って延びるように形成された水平部１
２ａと水平部１２ａの所定領域上に半導体基板１の主表
面に対して鉛直方向に延びるように形成された立壁部１
２ｂとを有するストレージノード１２と、ストレージノ
ード１２を覆うように形成されたキャパシタ誘電体膜１
１，１３と、キャパシタ誘電体膜１１，１３を覆うよう
にそれぞれ形成されたセルプレート１０，１４と、セル
プレート１４を覆うように形成された層間絶縁膜１５と
を備えている。

【００１７】ソース／ドレイン領域７，８のゲート電極
４側の端部には、低濃度の不純物領域７ａ，８ａが形成
されている。これによって、ＬＤＤ構造のソース／ドレ
イン領域７，８が構成される。また、ストレージノード
１２の水平部１２ａの上表面と下表面は、上記したよう
に、それぞれ誘電体膜１３および１１によって覆われて
いる。そして、誘電体膜１３および１１は、それぞれセ
ルプレート１４および１０によって覆われている。セル
プレート１０とセルプレート１４とは、メモリセル外の
所定領域で電気的に接続されており、同電位に保たれて
いる。一対のソース／ドレイン領域７，８と、ゲート電
極４とによって本実施例のトランスファゲートトランジ
スタＡが構成される。ストレージノード１２、キャパシ
タ誘電体膜１１，１３、およびセルプレート１０，１４
によって、本実施例のキャパシタＢが構成される。

【００１８】本実施例では、このように、ビット線１６
の上方にキャパシタＢを形成する。このように構成する
ことによって、ビット線１６と半導体基板１とのコンタ
クトのためのコンタクトホールが従来のように深くなる
ことがない。この結果、半導体装置の集積化に伴って、
コンタクト径が小さくなった場合にもビット線１６を容
易に形成することができる。

【００１９】また、ビット線１６の上方にキャパシタＢ
が形成されるため、キャパシタＢの形状が従来のように
ビット線１６によって規制されることがない。この結
果、キャパシタＢの形状をキャパシタ容量を増大させる
ような形状とすることができる。したがって、半導体装
置の集積化に伴って素子が微細化された場合にも、デー
タ蓄積手段としてのキャパシタに必要な十分な容量を確
保することができる。

【００２０】図２ないし図７は、図１に示したメモリセ
ルの製造プロセス（第１工程〜第６工程）を説明するた
めの断面図である。図１および、図２〜図７を参照し
て、次に本実施例のＤＲＡＭのメモリセルの製造プロセ
スについて説明する。

【００２１】まず、図２に示すように、半導体基板１の
表面上の所定領域に、ＬＯＣＯＳ法を用いてフィールド
分離酸化膜２を形成する。全面にゲート酸化膜層（図示
せず）を形成する。減圧ＣＶＤ法を用いて、リン（Ｐ）
がドープされた多結晶シリコンからなるゲート電極層
（図示せず）を形成する。ゲート電極層上に減圧ＣＶＤ
法を用いて上部酸化膜層（図示せず）を形成する。フォ
トリソグラフィ法およびドライエッチング法を用いて、
上部酸化膜層、ゲート電極層およびゲート酸化膜層をパ
ターニングする。これによって、ゲート酸化膜３、ゲー
ト電極４および上部酸化膜５を形成する。ゲート電極４
および上部酸化膜５をマスクとして、半導体基板１の表
面に不純物をイオン注入する。これによって、半導体基
板１中に低濃度の不純物領域７ａを形成する。減圧ＣＶ
Ｄ法を用いて、半導体基板１上の全面に絶縁酸化膜層
（図示せず）を形成する。この絶縁酸化膜層を異方性エ
ッチングすることにより、ゲート電極４の側壁部分にサ
イドウォール６を形成する。上部酸化膜５およびサイド
ウォール６をマスクとして、半導体基板１表面に高濃度
の不純物をイオン注入する。これにより、上記した低濃
度の不純物領域７ａが形成された領域に、低濃度不純物
領域７ａと高濃度不純物領域からなるソース／ドレイン
領域７，８が形成される。この結果、ＬＤＤ構造を有す
るソース／ドレイン領域が形成される。

【００２２】次に、図３に示すように、ソース／ドレイ
ン領域７の表面上に付着している薄い酸化膜をフォトリ
ソグラフィ法およびエッチング法を用いて除去する。ソ
ース／ドレイン領域７に電気的に接続するように、減圧
ＣＶＤ法を用いてリンがドープされた多結晶シリコン層
（図示せず）を形成する。フォトリソグラフィ法および
エッチング法を用いて、多結晶シリコン層を所定形状に
パターニングする。これにより、ビット線１６が形成さ
れる。

【００２３】次に、図４に示すように、ＣＶＤ法を用い
て、全面に層間絶縁膜９を形成する。減圧ＣＶＤ法を用
いて、層間絶縁膜９上に多結晶シリコン層１０を形成す
る。多結晶シリコン層１０上に減圧ＣＶＤ法を用いて窒
化膜（図示せず）を形成する。半導体基板１を酸素雰囲
気中で熱処理することにより、窒化膜の一部を酸化させ
る。これによって、窒化膜と酸化膜との複合膜からなる
キャパシタ誘電体膜１１が形成される。フォトリソグラ
フィ法およびエッチング法を用いて、ソース／ドレイン
領域８上の領域にコンタクトホール１７を形成する。

【００２４】次に、図５に示すように、減圧ＣＶＤ法を
用いて、全面に酸化膜などの絶縁膜を形成する。異方性
エッチングを用いて、コンタクトホール１７内のコンタ
クトホール９の側面部分にのみ、絶縁膜１８を残余させ
る。

【００２５】次に、図６に示すように、減圧ＣＶＤ法を
用いて、全面に多結晶シリコン層（図示せず）を形成す
る。フォトリソグラフィ法およびエッチング法を用い
て、多結晶シリコン層を所定形状にパターニングする。
これによって、ストレージノード１２を形成する。

【００２６】次に、図７に示すように、ＣＶＤ法を用い
て、全面に絶縁膜１９を厚く形成する。この絶縁膜１９
の高さが、後述するストレージノード１２の立壁部１２
ｂの高さを規定する。絶縁膜１９の所定領域に開口部１
９ａを形成する。減圧ＣＶＤ法を用いて、コンタクトホ
ール１７，１９ａおよび絶縁膜１９の上部表面に、多結
晶シリコン層２０を形成する。

【００２７】最後に、図１に示したように、多結晶シリ
コン層２０（図７参照）を異方性エッチングを用いて選
択的に除去する。すなわち、絶縁膜１９の上部表面上に
位置する多結晶シリコン層２０および、ストレージノー
ド１２の水平部１２ａ上に位置する多結晶シリコン層２
０を選択的に除去する。これにより、コンタクトホール
１７の内側面に堆積した多結晶シリコン層２０を選択的
に残余させる。このような工程によって、図１に示した
ような水平部１２ａと立壁部１２ｂとが一体化したスト
レージノード１２が形成される。立壁部１２ｂを形成し
た後、絶縁膜１９（図７参照）を除去する。減圧ＣＶＤ
法を用いて、窒化膜（図示せず）を全面に形成する。酸
素雰囲気中で熱処理を施すことにより、その窒化膜の一
部を酸化させる。これにより、窒化膜と酸化膜とからな
るキャパシタ誘電体膜１３が形成される。キャパシタ誘
電体膜１３は、ストレージノード１２を覆うように形成
される。減圧ＣＶＤ法を用いて、後述のセルプレート１
４を形成する多結晶シリコン層を堆積する。この多結晶
シリコン層およびキャパシタ誘電体膜１３を所定形状に
パターニングする。これによってセルプレート１４が形
成される。なお、セルプレート１４とセルプレート１０
とは、メモリセル外で接続されており、同電位に保たれ
ている。上記のようにして本実施例のＤＲＡＭのメモリ
セルが形成される。

【００２８】本実施例のキャパシタＰは、コンタクトホ
ール１７内では円筒形状を有しており、コンタクトホー
ル１９ａ内では箱型形状を有している。

【００２９】

【発明の効果】以上のように、この発明によれば、他方
の不純物領域上に開口部を有する層間絶縁膜を、信号伝
達線を覆うように形成し、その開口部内に他方の不純物
領域に電気的に接続するようにキャパシタ第１電極を形
成し、そのキャパシタ第１電極を半導体基板の主表面に
沿った方向に延びるように形成された水平部とその水平
部の所定領域上に半導体基板の主表面に対して鉛直方向
に延びるように形成された立壁部とを有するように形成
し、キャパシタ第１電極を覆うようにキャパシタ誘電体
膜を形成し、キャパシタ誘電体膜を覆うようにキャパシ
タ第２電極を形成する。これにより、従来のようにビッ
ト線（信号伝達線）コンタクトのために深いコンタクト
ホールを形成する必要がなく、また、キャパシタの形状
がビット線の位置によって規制させることがない。この
結果、半導体装置が集積化された場合にも信号伝達線
（ビット線）と半導体基板とを接続するためのコンタク
トホールの形成が容易であり、かつ、キャパシタの容量
を増加させることが可能な半導体装置を提供し得るに至
った。

【図面の簡単な説明】

【図１】本発明に従った一実施例のＤＲＡＭのメモリセ
ルを示した断面構造図である。

【図２】図１に示したメモリセルの製造プロセスの第１
工程を説明するための断面図である。

【図３】図１に示したメモリセルの製造プロセスの第２
工程を説明するための断面図である。

【図４】図１に示したメモリセルの製造プロセスの第３
工程を説明するための断面図である。

【図５】図１に示したメモリセルの製造プロセスの第４
工程を説明するための断面図である。

【図６】図１に示したメモリセルの製造プロセスの第５
工程を説明するための断面図である。

【図７】図１に示したメモリセルの製造プロセスの第６
工程を説明するための断面図である。

【図８】従来のＤＲＡＭのメモリセルを示した回路図で
ある。

【図９】図８に示したＤＲＡＭのメモリセルを示した断
面構造図である。

【符号の説明】

１：半導体基板２：フィールド分離酸化膜３：ゲート酸化膜４：ゲート電極５：上部酸化膜６：サイドウォール７，８：ソース／ドレイン領域９：層間絶縁膜１０，１４：セルプレート１１，１３：キャパシタ誘電体膜１２：ストレージノード１２ａ：水平部１２ｂ：立壁部１５：層間絶縁膜１６：ビット線なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】【請求項１】半導体基板と、前記半導体基板の素子分離領域に囲まれた活性領域上
に、所定の間隔を隔てて形成された一対の不純物領域
と、前記一対の不純物領域間の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、前記一方の不純物領域に電気的に接続され、前記ゲート
電極の上方に絶縁層を介して延びるように形成された信
号伝達線と、前記一対の不純物領域、ゲート電極、信号伝達線および
素子分離領域を覆うように形成され、前記他方の不純物
領域上に開口部を有する層間絶縁層と、前記開口部内に、前記他方の不純物領域と電気的に接続
するように形成されるとともに、前記層間絶縁層の上方
に前記半導体基板の主表面に沿った方向に延びるように
形成された水平部と前記水平部の所定領域上に前記半導
体基板の主表面に対して鉛直方向に延びるように形成さ
れた立壁部とを有するキャパシタ第１電極と、前記キャパシタ第１電極を覆うように形成されたキャパ
シタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパ
シタ第２電極とを備えた、半導体装置。