JPH03257859A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03257859A JPH03257859A JP2057527A JP5752790A JPH03257859A JP H03257859 A JPH03257859 A JP H03257859A JP 2057527 A JP2057527 A JP 2057527A JP 5752790 A JP5752790 A JP 5752790A JP H03257859 A JPH03257859 A JP H03257859A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置及びその製造方法に関し、特に
ＤＲＡＭのより高集積化・高密度化を可能にできる半導
体装置の構造及びその製造方法に関するものである。
ＤＲＡＭのより高集積化・高密度化を可能にできる半導
体装置の構造及びその製造方法に関するものである。
第３図は従来の半導体装置を示す断面図であり、図にお
いて、ｌはシリコン基板、２は素子分離領域、３はゲー
ト絶縁膜、４はゲート電極、５は絶縁膜サイドウオール
スペーサ、６は不純物領域、７は１１荷蓄積電極、８は
キャパシタ絶縁膜、９は電荷プレート電極、１０は眉間
絶縁膜、１１は読み出し・書き込み電極である。
いて、ｌはシリコン基板、２は素子分離領域、３はゲー
ト絶縁膜、４はゲート電極、５は絶縁膜サイドウオール
スペーサ、６は不純物領域、７は１１荷蓄積電極、８は
キャパシタ絶縁膜、９は電荷プレート電極、１０は眉間
絶縁膜、１１は読み出し・書き込み電極である。
次に動作について説明する。
ゲート電極４にある電圧を印加すると、ゲート絶縁Ｉｉ
！３直下の半導体基板表面にチャネルが形成される。そ
のチャネルを通して読み出し・書き込み電極（ビット線
）１１より電荷蓄積電極７．キャパシタ絶縁膜８，１を
荷プレート電極９からなる電荷蓄積用キャパシタに電荷
を蓄えたり、取り出したりして情報の書き込み・読み出
しを行う。
！３直下の半導体基板表面にチャネルが形成される。そ
のチャネルを通して読み出し・書き込み電極（ビット線
）１１より電荷蓄積電極７．キャパシタ絶縁膜８，１を
荷プレート電極９からなる電荷蓄積用キャパシタに電荷
を蓄えたり、取り出したりして情報の書き込み・読み出
しを行う。
ところで、近年、ＬＳＩの高密度化・高集積化に伴い、
電荷を蓄積するためのキャパシタ面積（電荷蓄積電極）
がどんどん小さくなっており、容量とキャパシタ面積と
が比例するため、ソフトエラーに強い十分な容量が得ら
れなくなっている。
電荷を蓄積するためのキャパシタ面積（電荷蓄積電極）
がどんどん小さくなっており、容量とキャパシタ面積と
が比例するため、ソフトエラーに強い十分な容量が得ら
れなくなっている。
従来の半導体装置は上述のように構成されているため、
電荷蓄積電極の表面積のうち上部面積の寄与が非常に大
きく、従ってＬＳＩの微細化に伴う電荷蓄積電極の平面
積の減少に伴って、この構造ではもはや十分な容量が得
られないという問題点があった。
電荷蓄積電極の表面積のうち上部面積の寄与が非常に大
きく、従ってＬＳＩの微細化に伴う電荷蓄積電極の平面
積の減少に伴って、この構造ではもはや十分な容量が得
られないという問題点があった。
この発明は上記のような従来のものの問題点を解消する
ためになされたもので、ＬＳＩが微細化されても十分な
キャパシタ容量を得ることができる半導体装置及びその
製造方法を得ることを目的とする。
ためになされたもので、ＬＳＩが微細化されても十分な
キャパシタ容量を得ることができる半導体装置及びその
製造方法を得ることを目的とする。
この発明に係る半導体装置及びその製造方法は、従来の
電荷蓄積電極上の一部に接し、かつ基板と垂直になるよ
うにもう１つの電荷蓄積電極を設け、その側壁部でキャ
パシタ面積をかせぐようにしたものである。
電荷蓄積電極上の一部に接し、かつ基板と垂直になるよ
うにもう１つの電荷蓄積電極を設け、その側壁部でキャ
パシタ面積をかせぐようにしたものである。
さらに、上記２つの電荷蓄積電極の外側壁部を同一平面
上に形成することにより、キャパシタ耐圧の劣化しやす
いエツジ部をなくし、さらにはマスク枚数も増えること
なく上記電荷蓄積電極の形成を可能にしたものである。
上に形成することにより、キャパシタ耐圧の劣化しやす
いエツジ部をなくし、さらにはマスク枚数も増えること
なく上記電荷蓄積電極の形成を可能にしたものである。
この発明においては、従来の電荷蓄積電極上の一部に接
し、かつ基板と垂直になるようにもう１つの電荷蓄積電
極を設け、その側壁部でキャパシタ面積をかせぐように
したので、ＬＳＩが微細化されても十分なキャパシタ容
量を得ることができる。さらに、上記２つの電荷蓄積電
極の外側壁部を同一平面上に形成するようにしたから、
キャパシタ耐圧の劣化しやすいエツジ部を生ずることな
く、またマスク枚数も増えることなく上記の新しい電荷
蓄積電極を形成することができる。
し、かつ基板と垂直になるようにもう１つの電荷蓄積電
極を設け、その側壁部でキャパシタ面積をかせぐように
したので、ＬＳＩが微細化されても十分なキャパシタ容
量を得ることができる。さらに、上記２つの電荷蓄積電
極の外側壁部を同一平面上に形成するようにしたから、
キャパシタ耐圧の劣化しやすいエツジ部を生ずることな
く、またマスク枚数も増えることなく上記の新しい電荷
蓄積電極を形成することができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置を示す断面
図、第２図は第１図の装置の工程フローを示す断面工程
図である。
図、第２図は第１図の装置の工程フローを示す断面工程
図である。
本発明の一実施例による製造方法を図について説明する
。
。
まず、第２図（ａｌに示すように、シリコン基板１の主
面側全体を熱酸化２し、さらに全面に窒化膜３をＣＶＤ
法でデボする。
面側全体を熱酸化２し、さらに全面に窒化膜３をＣＶＤ
法でデボする。
その後、写真製版により上記窒化膜３の上の分離領域以
外の領域にレジスト４を残し、これをマスクとして異方
性エツチングで上記窒化膜３を分離領域以外のところに
残す（第２図（ｂ））。
外の領域にレジスト４を残し、これをマスクとして異方
性エツチングで上記窒化膜３を分離領域以外のところに
残す（第２図（ｂ））。
さらにレジスト除去後、上記窒化膜３をマスクとして選
択的に熱酸化し、分離酸化膜５を形成する（第２図（Ｃ
））。
択的に熱酸化し、分離酸化膜５を形成する（第２図（Ｃ
））。
その後、窒化膜３と熱酸化膜２を除去して新たに基板１
全面を熱酸化６し、及びＣＶＤ法によって多結晶シリコ
ン膜７をデボし、さらに酸化膜８をデボする（第２図（
ｄ））。
全面を熱酸化６し、及びＣＶＤ法によって多結晶シリコ
ン膜７をデボし、さらに酸化膜８をデボする（第２図（
ｄ））。
次に、上記多結晶シリコン膜７．酸化膜８をレジスト９
をマスクにして異方性エツチングすることでゲート電極
１０を形成する（第２図（ｅ））。
をマスクにして異方性エツチングすることでゲート電極
１０を形成する（第２図（ｅ））。
レジスト除去後、上記分離領域５、及びゲート電極１０
以外の表面領域に１０′＆〜ＩＱ”ａｍ−’程度の比較
的低濃度の第２の導電型の不純物１３を注入し、その後
、基板ｌ全面にＣＶＤ法で酸化膜をデボしてレジストな
どで全面異方性エツチングすることで、ゲート電極ｌＯ
の側壁部に酸化膜サイドウオール１２を形成する（第２
図（ｆ））。
以外の表面領域に１０′＆〜ＩＱ”ａｍ−’程度の比較
的低濃度の第２の導電型の不純物１３を注入し、その後
、基板ｌ全面にＣＶＤ法で酸化膜をデボしてレジストな
どで全面異方性エツチングすることで、ゲート電極ｌＯ
の側壁部に酸化膜サイドウオール１２を形成する（第２
図（ｆ））。
次にレジスト除去後、ゲート電極１０と分離領域５以外
の表面領域にＩ Ｑ Ｉ＠〜ｌ Ｑ ！１ａ１１−３程
度の比較的高濃度の不純物１４を注入し、さらに全面に
窒化膜１５をデボした後、ゲート電極１０の両側の不純
物領域のどちらか一方以外の領域に上記窒化膜１５を残
しく第２図（ｆ））、さらにゲート電極１０の両側の不
純物領域のどちらか一方の少なくとも一部に接するよう
に基板ｌ全面に多結晶シリコン１６及び層間絶縁膜１７
をＣＶＤ法でデボする（第２図（ｇ））。
の表面領域にＩ Ｑ Ｉ＠〜ｌ Ｑ ！１ａ１１−３程
度の比較的高濃度の不純物１４を注入し、さらに全面に
窒化膜１５をデボした後、ゲート電極１０の両側の不純
物領域のどちらか一方以外の領域に上記窒化膜１５を残
しく第２図（ｆ））、さらにゲート電極１０の両側の不
純物領域のどちらか一方の少なくとも一部に接するよう
に基板ｌ全面に多結晶シリコン１６及び層間絶縁膜１７
をＣＶＤ法でデボする（第２図（ｇ））。
次にレジスト１８をマスクとして異方性エツチングによ
り所望の部分に上記層間絶縁膜１７を残し、さらにレジ
スト１８除去後、全面にさらに多結晶シリコン１９をデ
ボしてレジストマスクなしで全面異方性エツチングする
ことで、上記多結晶シリコン１９を上記層間絶縁膜１７
の側壁に残す（第２図（ｈｌ）。
り所望の部分に上記層間絶縁膜１７を残し、さらにレジ
スト１８除去後、全面にさらに多結晶シリコン１９をデ
ボしてレジストマスクなしで全面異方性エツチングする
ことで、上記多結晶シリコン１９を上記層間絶縁膜１７
の側壁に残す（第２図（ｈｌ）。
その後、全面をウェットエツチングすることで、層間絶
縁膜１７を除去して（第２図（１））、さらに全面に窒
化膜２０と酸化膜２１からなる誘電膜を形成し、さらに
全面に多結晶シリコン膜２２をＣＶＤ法でデボしてキャ
パシタとする（第２図（Ｊ））。
縁膜１７を除去して（第２図（１））、さらに全面に窒
化膜２０と酸化膜２１からなる誘電膜を形成し、さらに
全面に多結晶シリコン膜２２をＣＶＤ法でデボしてキャ
パシタとする（第２図（Ｊ））。
さらに多結晶シリコン２２の全面にＣＶＤ法で酸化膜２
３をデボして（第２図（ト）））、次に上記キャパシタ
の電荷蓄積電極１６．１９が基板と接しているところ以
外の不純物領域上の上記酸化膜２３、多結晶シリコン膜
２２．誘電膜２０．２１、さらに窒化膜１５を、順にレ
ジストをマスクとしてエツチングし、さらにその上部に
ＣＶＤ法で酸化膜２４をデボして全面をマスクなしで異
方性エツチングすることで上記多結晶シリコン膜２２゜
誘電膜２０．２１の側壁に上記酸化膜２４からなるサイ
ドウオールスペーサを形成する（第２図（１））なお、
上記実施例では素子間分離にＬＯＧＯ３を用いたが、こ
れはトレンチ内に酸化膜を埋め込んだトレンチ分離、あ
るいはトランジスタ分離を用いても良い。
３をデボして（第２図（ト）））、次に上記キャパシタ
の電荷蓄積電極１６．１９が基板と接しているところ以
外の不純物領域上の上記酸化膜２３、多結晶シリコン膜
２２．誘電膜２０．２１、さらに窒化膜１５を、順にレ
ジストをマスクとしてエツチングし、さらにその上部に
ＣＶＤ法で酸化膜２４をデボして全面をマスクなしで異
方性エツチングすることで上記多結晶シリコン膜２２゜
誘電膜２０．２１の側壁に上記酸化膜２４からなるサイ
ドウオールスペーサを形成する（第２図（１））なお、
上記実施例では素子間分離にＬＯＧＯ３を用いたが、こ
れはトレンチ内に酸化膜を埋め込んだトレンチ分離、あ
るいはトランジスタ分離を用いても良い。
また、上記実施例ではトランジスタのソース／ドレイン
にＬＤＤ構造のものを採用したが、これはシングルトラ
ンジスタ、ＤＤＤ）ランジスタ。
にＬＤＤ構造のものを採用したが、これはシングルトラ
ンジスタ、ＤＤＤ）ランジスタ。
あるいはゲートオーバーランプトランジスタなどトラン
ジスタとして働くものであればどんな構造のものでもよ
く、上記実施例と同様の効果を奏する。
ジスタとして働くものであればどんな構造のものでもよ
く、上記実施例と同様の効果を奏する。
また、上記実施例では種々の電極に多結晶シリコンを用
いたが、これは金属あるいは金属のケイ化物を用いても
よく、またそれらをいくつか重ね合わせた重ね膜を用い
てもよい。
いたが、これは金属あるいは金属のケイ化物を用いても
よく、またそれらをいくつか重ね合わせた重ね膜を用い
てもよい。
以上のように、この発明によれば、半導体装置及びその
製造方法において、従来の電荷蓄積電極上の一部に接し
、かつ基板と垂直になるようにもう１つの電荷蓄積電極
を設け、その側壁部でキャパシタ面積をかせぐようにし
たので、ＬＳＩが微細化されても十分なキャパシタ容量
を得ることができ、さらに、上記２つの電荷蓄積電極の
外側壁部を同一平面上に形成するようにしたので、キャ
パシタ耐圧の劣化しやすいエツジ部を生ずることなく、
またマスク枚数も増えることなく上記の新しい電荷蓄積
電極を形成することができる効果がある。
製造方法において、従来の電荷蓄積電極上の一部に接し
、かつ基板と垂直になるようにもう１つの電荷蓄積電極
を設け、その側壁部でキャパシタ面積をかせぐようにし
たので、ＬＳＩが微細化されても十分なキャパシタ容量
を得ることができ、さらに、上記２つの電荷蓄積電極の
外側壁部を同一平面上に形成するようにしたので、キャ
パシタ耐圧の劣化しやすいエツジ部を生ずることなく、
またマスク枚数も増えることなく上記の新しい電荷蓄積
電極を形成することができる効果がある。
第１図はこの発明の一実施例による半導体装置を示す断
面図、第２図は第１図の装置の製造方法の工程フローを
示す断面工程図、第３図は従来の半導体装置の構造を示
す断面図である。 図において、１はシリコン基板、２は素子分離領域、３
はゲート絶縁膜、４はゲート電極、５は絶縁膜サイドウ
オールスペーサ、６は不純物領域、７は電荷蓄積電極、
９はキャパシタプレート電極、１０は層間絶縁膜、１１
は読み出し・書き込み電極（ビット線）である。 なお図中同一符号は同−又は相当部分を示す。
面図、第２図は第１図の装置の製造方法の工程フローを
示す断面工程図、第３図は従来の半導体装置の構造を示
す断面図である。 図において、１はシリコン基板、２は素子分離領域、３
はゲート絶縁膜、４はゲート電極、５は絶縁膜サイドウ
オールスペーサ、６は不純物領域、７は電荷蓄積電極、
９はキャパシタプレート電極、１０は層間絶縁膜、１１
は読み出し・書き込み電極（ビット線）である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）第１の導電型を有する半導体基板上の素子分離領
域で囲まれた表面領域に第１の絶縁膜を介して形成され
た第１の導電層からなるゲート電極と、 該ゲート電極によって隔てられるように形成された不純
物領域と、 該不純物領域の１つの少なくとも一部に接するように形
成された第２の導電層と、 該第２の導電層の少なくとも一部に接し、かつ基板と垂
直に形成された第３の導電層と、 上記第２の導電層の上記不純物領域との接続面以外の少
なくとも一部、及び上記第３の導電膜を被覆する第２の
絶縁膜及び第４の導電層とからなる電荷蓄積用キャパシ
タとを有する半導体装置において、 上記第２の導電層の側壁部と上記第３の導電層の外壁部
とが同一平面上にあることを特徴とする半導体装置。 - （２）第１の導電型を有する半導体基板上に素子分離領
域を形成する工程と、 上記素子分離領域に囲まれた表面領域上に第１の絶縁膜
を介した第１の導電膜からなるゲート電極を形成する工
程と、 上記素子分離領域に囲まれた上記表面領域上で上記ゲー
ト電極以外の領域に第２の導電型の不純物拡散層を形成
する工程と、 上記不純物領域の１つに少なくともその一部が接続され
た第２の導電層、及び該第２の導電層の少なくとも一部
に接し、かつ少なくともその一部が上記半導体基板に対
してほぼ垂直で、さらにその外壁部が上記第２の導電層
の側壁部と同一平面内にある、第３の導電層からなる信
号電荷蓄積用キャパシタの下部電極を形成する工程と、 上記下部電極である第２の導電膜の露出部及び上記第３
の導電膜を被覆する第２の絶縁膜及び第４の導電膜を形
成する工程とを備えたことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057527A JP2619101B2 (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057527A JP2619101B2 (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257859A true JPH03257859A (ja) | 1991-11-18 |
| JP2619101B2 JP2619101B2 (ja) | 1997-06-11 |
Family
ID=13058219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057527A Expired - Fee Related JP2619101B2 (ja) | 1990-03-07 | 1990-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2619101B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481127A (en) * | 1992-11-04 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a capacitor |
| WO1998040909A3 (en) * | 1997-03-14 | 1999-06-17 | Micron Technology Inc | Method of forming etched structures comprising implantation steps |
| US6049101A (en) * | 1997-06-23 | 2000-04-11 | Micron Technology, Inc. | Processing methods of forming a capacitor, and capacitor construction |
| KR100275818B1 (ko) * | 1997-12-29 | 2001-01-15 | 김영환 | 반도체소자의커패시터제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257365A (ja) * | 1988-04-07 | 1989-10-13 | Fujitsu Ltd | 半導体集積回路装置 |
-
1990
- 1990-03-07 JP JP2057527A patent/JP2619101B2/ja not_active Expired - Fee Related
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| JPH01257365A (ja) * | 1988-04-07 | 1989-10-13 | Fujitsu Ltd | 半導体集積回路装置 |
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| US6599840B2 (en) | 1997-03-14 | 2003-07-29 | Micron Technology, Inc. | Material removal method for forming a structure |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2619101B2 (ja) | 1997-06-11 |
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