KR940006659B1 - 반도체 메모리장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1a 도 및 제 1e 도는 종래의 기술에 의한 스택-트렌치 병합형 캐패시터의 제조공정을 도시한 공정순서도.
제 2 도는 트렌치의 코너부분의 열산화막의 단면을 시뮬레이션한 단면도.
제 3a 도 및 제 3g 도는 본 발명에 의한 트렌치 측벽 누설전류방지막의 일실시예를 도시한 제조공정 순서단면도.
제 4a 도 및 제 4c 도는 본 발명에 의한 트렌치 측벽 누설전류 방지막의 다른 실시예를 도시한 제조공정 순서 단면도.
제 5 도는 본 발명의 누설전류 방지막을 사용하여 제조된 스택-트렌치 병합형 캐패시터의 단면도.
제 6 도는 본 발명의 누설전류 방지막을 사용하여 제조된 다른 스택-트렌치 병합형 캐패시터의 단면도.
제 7a 도 내지 제 7c 도는 본 발명에 의한 또 다른 실시예의 공정을 일부 도시한 제조공정 순서도.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 트렌치형 캐패시터를 포함하는 모든 반도체 메모리장치의 제조공정에서 발생할 수 있는 결함을 줄이기 위한 반도체 메모리장치의 제조방법에 관한 것이다.
현재 반도체 메모리장치가 고집적화, 고밀도화 됨에 따라 반도체 메모리장치가 필요로 하는 캐패시터의 용량을 충분히 확보하지 못하여 신호대 잡음비(S/N)의 감소로 인한 반도체 메모리장치의 정확하지 못한 동작과 패키지로부터 칩의 기판내로 유입된 α입자에 의해 반도체 메모리장치내에 저장된 정보가 파괴되는 소프트에러등은 상기와 같은 반도체 메모리장치의 고집적화 및 셀면적의 미세화에 커다른 장애가 되고 있다.
이러한 장애를 해결하기 위한 대책으로 대두되고 있는 것이 3차원적인 구조로 이루어진 캐패시터인데, 가장 대표적인 예로는 트렌치형 캐형 캐패시터, 스택형 캐패시터 및 스택-트렌치 병합형 캐패시터 등이 있다. 트렌치형 캐패시터는 트렌치 내부에 전하축적영역을 형성하는 것으로, 전하축적용량을 높이거나 집적도를 향상시켜야 하는 경우 평면점유면적이 줄어들기 때문에 트렌치의 깊이를 증가시켜야 하는데, 이러한 경우 깊이가 증가할수록 측면 형상이 어려워져서 트렌체의 매립등 평탄화 공정이 쉽지 않다.
스택형 캐패시터는 다결정 실리콘기판 위에 박막의 유전막이 형성되어 있는데 집적도의 향상과 전화축적용량의 확보를 위해서는 상기 박막의 유전막을 가능한 얇게 해야 하는 기술적 어려움과 막의 신뢰성의 저하가 큰 문제로 제시되고 있다.
이에 비해 스택-트렌치 병합형 캐패시터는 상기 두 형태의 캐패시터에 비해 스택형 캐패시터와 트렌치형 캐패시터를 기판의 동일 면적상에 복합형성하여 트렌치의 깊이 증가나 전하축적 유전막을 박막화 하지 않아도 집적도의 향상과 셀 면적의 미세화가 가능하다.
제 1a 도 및 제 1e 도는 종래의 기술에 의해 제조된 스택-트렌치 병합형 캐패시터의 제조공정을 도시한 일실시에이다.
먼저, 제1a도는 반도체기판(1)상에 통상의 선택산화법으로 활성영역과 비활성영역을 분리하기 위한 필드산화막(2)을 형성하고 이어서, 상기 활성영역에 게이트산화막을 개재시켜 트랜지스터의 게이트전극(3)을 형성하는 물질로, 예를들면 불순물이 도우핑된 제1다결정실리콘을 적층시키고, 동시에 상기 필드산화막(2)상의 소정부분에 인접하는 메모리셀의 게이트전극과 연결되는 제1도전층(4)으로, 예를들면 불순물이 도우핑된 제1다결정실리콘층을 형성한다. 이어서 상기 게이트전극(3)의 양측 반도체 기판표면에 소오스영역(5) 및 드레인영역(6)을 형성하고, 상기 제조공정을 거친 반도체기판 전면에 500Å∼3000Å의 두께로 제1절연층(7)으로서, 예를들면 CVD산화막과 같은 물질을 침적하는 공정을 거친 구조물의 단면도이다.
제 1b 도는 상기 제1절연층(7) 위에 마스크패턴을 적용하여 사진식각 공정으로 상기 소오스영역(5)을 노출시켜 콘택홀(8)을 형성한 구조물의 단면도이다.
제 1c 도는 상기 노출된 소오스영역(5)을 식각하여 트렌치(9)를 형성한 구조물의 단면도이다.
제 1d 도는 상기 제1절연층(7)상에 캐패시터의 제1전극으로 사용될 물질, 예를들면 불순물이 도우핑된 제2다결정실리콘 등과 같은 물질을 500Å∼3000Å의 두께로 침적시켜 제2도전층(10)을 형성한 구조물의 단면도이다.
제 1e 도는 상기 제2도전층(10) 위에 유전체막(11)을 형성하고 캐패시터의 제2전극으로 사용되는 제3도전층(12) 및 제2절연층(13)을 형성한 구조물의 단면도이다.
이와 같은 종래의 기술에 의해 제조된 스택-트렌치 병합형 캐패시터는 스택형 캐패시터나 트렌치형 캐패시터에 비해 보다 큰 전하축적용량의 확보가 가능하게 되었다. 그러나 반도체기판에 형성된 트렌치의 측벽을 통해 누설전류가 발생하고 인접한 다른 캐패시터와 작용하여 펀치쓰루우(punch through)가 일어나기 쉬운 문제가 있다. 이 결함을 해결하기 위해 종래에는 트렌치의 측벽에 열산화막을 키우는 방법을 사용하였으나 트렌치 내벽을 열산화시킬 경우 반도체기판에 인가되는 스트레스로 인해 트렌치의 코너부분에서는 열산화막이 얇아지게 된다. 이것이 평탄한 파셋(Facet)면에서의 산화속도가 원자스텝이 있는 실리콘에 비해 극단적으로 늦어지게 되어, 트렌치의 코너부분에 파셋(Facet)면이 형성되면 코너부의 산화두께는 트렌치의 바닥이나 측벽부분에 비해 얇아지게 되고, 결과적으로 코너부분에 스트레스가 집중된다. 그리하여 스트레스의 집중으로 산화속도는 더욱 늦어지고, 다시 스트레스가 집중되는 악순환에 빠지게 된다. 제2도는 그러한 트렌치 내부의 열산화막을 시뮬레이션 한 것으로, 트렌치 코너부분의 열산화막이 얇은 것을 볼 수 있다.
제 2 도의 시뮬레이션에 사용한 파라메터들은 다음과 같다.
여기서, Vk는 실리콘이 산화반응해서 산화막이 될때의 분자체적의 차, Vo는 활성확산체적, 그리고, a는 피팅 파라메터(Fitting Parameter)이고, ks는 스트레스 의존성을 갖는 표면반응계수, μ는 스트레스 의존성을 갖는 점성계수, Deff는 스트레스 의존성을 갖는 산화종의 확산계수이다.
따라서 본 발명의 목적은 트렌치 측벽부에 있는 자연산화막을 이용한 누설전류 방지막을 제조하여 반도체 메모리장치의 제조공정중에 발생할 수 있는 결함 발생을 줄일 수 있는 반도체 메모리장치의 제조방법을 제공하는데 있다.
이하, 본 발명의 구체적인 것을 다음의 일실시예의 도면을 참고로 하여 설명하고자 한다.
제 3a 도 및 제 3g 도는 본 발명에 의한 누설전류 방지막을 제조하는 공정의 일실시예를 도시한 것이다.
먼저, 제 3a 도는 반도체기판(1)을 소정의 깊이로 이방성 식각하여 트렌치(3)를 형성하는 구조물의 단면도이다. 여기서 참고번호 7은 트렌치 내벽에 존재하는 자연산화막을 나타낸다.
제 3b 도는 상기 자연산화막(7)을 암모니아(NH3)나 이산화질소(N2O)가스를 사용하여 핫 월 튜브(hot wall tube)나 RTP(Rapid Thermal Process) 장비에서 질화시킨 구조물의 단면도이다.
제 3c 도는 상기 자연산화막(7)을 질화시킨 막(9) 위에 CVD산화막으로, 예를들면 LTO(Low Tempera-ture Oxide), HTO(High Temperature Oxide), TEOS(Tetra Ethyl Ortho Silicated) 산화막을 사용하여 200Å∼1000Å의 두께로 쌓아 트렌치 내벽에 누설전류 방지막(11)을 형성한 구조물의 단면도이다.
제 3d 도는 상기 누설전류 방지막(11)이 형성된 반도체기판 전면에 사진감광막(13)을 도포하여 트렌치 내부에 감광막이 채워진 구조물의 단면도이다.
제 3e 도는 상기 사진감광막(13) 전면을 제거하여 트렌치 내부(15)에만 감광막을 남겨둔 구조물의 단면도이다.
제 3f 도는 상기 트렌치 내부에만 남아 있는 사진감광액(15)을 마스크로 하여 200Å∼1000Å의 두께로 쌓여 있는 상기 CVD산화막을 에치백(etch back)하여 트랜지스터의 소오스와 드레인영역을 형성시킨 다음 트렌치 내부의 사진감광막(15)을 제거하여 트렌치 내벽 CVD산화막을 노출시킨 구조물의 단면도이다.
제 3g 도는 캐패시터의 스토리지전극으로 사용할 제1도전층(19)으로, 예를들면 불순물이 도우프 된 다결정실리콘을 침적하여서 스토리지 전극으로 사용함과 동시에 트렌치 내벽의 누설전류 방지막으로서 사용된다.
제 4a 도 내지 제 4c 도는 본 발명에 의한 누설전류 방지막을 제조하는 공정의 다른 실시예를 도시한 것이다. 본 실시예에 앞선 공정은 상기 제 3A 도 및 제 3C 도에서의 공정과 동일하므로 제 3a 도 및 제 3c 도를 참고하고, 그 이후의 공정에 대해서만 설명하기로 한다.
먼저 제4a도는 상기 누설전류 방지막(11)이 형성되어 있는 반도체기판 전면을 사진감광막(13)으로 도포하고, 패터닝하여 후에 트랜지스터와 연결된 부분만을 노출시킨 구조물의 단면도이다.
제4b도는 상기 공정에서 패턴닝 된 사진감광막(13)을 마스크로 하여 습식식각 공정법을 사용하여 상기 CVD산화막(11)과 상기 질화된 자연산화막(9)을 순차적으로 식각하여 트렌지스터와 연결되는 부분(15)만을 노출시킨 구조물의 단면도이다.
제4c도는 상기 공정을 거쳐 제조된 구조물 전면에 캐패시터의 스토리지전극으로 사용하기 위한 제1도전층을, 예를들면 불순물이 도우프 된 다결정실리콘과 같은 물질(17)과 쌓아 형성한 구조물의 단면도이다.
제5도는 상기 제3a도 및 제3g도에서 제시한 제조공정을 거쳐 제조된 누설전류 방지막을 구비한 스택-트렌치 병합형 캐패시터의 일실시예이다.
제6도는 상기 제4a도 및 제4c도에서 제시한 제조공정을 거쳐 제조된 누설전류 방지막을 구비한 스택-트렌치 병합형 캐패시터의 일실시예이다.
제5도 및 제6도의 참고번호 20은 필드산화막을 나타내며, 참고번호 30은 유전막, 40은 플레이트전극을 나타낸다.
상기와 같은 본 발명에 의해 제조된 스택-트렌치 병합형 캐패시터는 트렌치 측벽의 자연산화막을 질화시켰기 때문에 열사이클(Heat Cycle)에 대한 영향이 감소되어 통상적인 제조공정인 소자분리→트랜지스터→캐패시터의 제조순서를 바꾸는 것이 가능한데, 제7a도 및 제7c도에서 그러한 일실시예의 공정순서를 도시하고 있다.
제7a도는 반도체 기판상에 활성영역과 비활성영역을 분리하기 위한 필드산화막을 형성하기 전에 먼저 캐패시터를 제조하기 위한 스토리지전극을 형성한 구조물의 단면도이다. 여기서, 참고번호 9는 트렌치 내부의 자연산화막을 질화시킨 막이고, 11은 CVD산화막, 19는 캐패시터의 스토리지전극으로 사용할 제1도전층을 나타낸 것이다.
제7b도는 상기 공정을 거친 구조물에 필드산화막을 형성하고 이어서 유전체막을 형성하고 플레이트전극을 형성한 구조물의 단면도이다. 여기서, 참고번호 20은 필드산화막이고 30은 유전체막, 40은 플레이트전극으로 사용할 제2도전층을 나타낸 것이다.
제7c도는 소자분리와 캐패시터가 형성된 반도체 기판에 게이트와 드레인 및 소스로 이루어진 트랜지스터를 제조한 구조물의 단면도이다. 여기서 참고번호 50은 불순물이 도우프 된 다결정실리콘 산화막으로서, 절연막으로 사용된다.
이처럼, 본 발명에 의해 제조된 트렌치 측벽에 누설전류 방지막이 형성된 캐패시터를 구비한 반도체 메모리장치는 트렌치 주변의 결함도 차단되어 셀과 셀을 전기적으로 분리하여 누설전류를 막을 수 있으며 α입자에 의한 소프트에러를 감소시키고, 인접한 다른 캐패시터와 작용하여 발생하는 펀치쓰루우(punch through)현상을 막을 수 있다. 또한, 트렌치 측벽의 자연산화막을 질화시킴으로써 열사이클에 대한 영향을 감소시켜 종래에 통상적으로 사용되는 소자분리→트랜지스터→캐패시터의 제조공정순서를 바꾸어 캐패시터→소자분리→트랜지스터 또는 소자분리→캐패시터→트랜지스터의 공정순서에 의한 반도체 메모리장치의 제조가 가능하다.
Claims (7)
- 반도체 기판내에 트렌치 측벽에 누설전류 방지막을 구비한 트렌치형 캐패시터를 포함하고 있는 반도체 메모리장치에 있어서, 상기 트렌치 측벽에 존재하는 자연산화막을 질화시키는 공정; 상기 결과물 전면에 누설전류 방지막을 형성하는 공정; 상기 누설전류 방지막 위에 사진감광막을 도포하여 트렌치 내부에 감광막을 채우는 공정; 상기 사진감광막의 전면을 제거하여 트렌치 내부에만 감광막을 남기는 공정; 상기 트렌치 내부에 남아 있는 사진감광막을 마스크로 하여 액티브영역 위에 누설전류 방지막을 식각하여 트랜지스터의 드레인 및 소오스영역을 노출시키는 공정; 및 상기 트렌치 내부에 잔류하는 사진감광막을 제거한 후 불순물이 도우프 된 다결정실리콘층을 형성하는 공정을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 트렌치 측벽의 자연산화막을 질화시키는데 NH3가스나 N2O가스를 사용하여 질화시키는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제2항에 있어서, 트렌치 측벽의 자연산화막을 질화시키기 위해 핫월튜브나 RTP장비를 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기의 누설전류 방지막을 CVD 200Å∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 트랜지스터의 소오스, 드레인 부위의 누설전류 방지막을 에치백으로 제거하여 액티브영역을 노출할때 트렌치 내부의 누설전류 방지막은 필링(Filling) 감광막에 의해 보호되어 제거되지 않는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 자연산화막 질화시킨 후, 누설전류 방지막을 형성하는 CVD산화막의 사용으로 열사이클에 대한 영향이 감소하여, 통상의 제조과정인 소자분리→트랜지스터→캐패시터의 제작 순서를 트렌치 캐패시터-→소자분리→트랜지스터 및 소자분리→트렌치 캐패시터→트랜지스터의 순으로 바꾸어 제작할 수 있음을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 CVD산화막으로 LTO, HTO 및 TEOS산화막을 사용하는 것을 특징으로 하는 반도체 메모리장치이 제조방법.
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| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20060630 Year of fee payment: 13 |
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| LAPS | Lapse due to unpaid annual fee |