JPH0278270A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に係り、特に情報記憶部を構
成する電荷蓄積用容量素子の信頼性を低下させることな
く、微細化、大容量化に好適な半導体記憶装置及びその
製造方法に関する。

〔従来の技術〕

半導体記憶装置の高集積化、大容量化の発展は目覚しく
、今や次世代製品として、最小寸法０．８μｍの製造技
術を用いて４ＭビットｄＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）の量産化の検討が進められてい
る。この高集積化は、素子寸法の微細化により達成され
てきた。その際、キャパシタの面積も、メモリーセル面
積に比例して５世代ごとに約４０％に縮小されてきた。

その結果、キャパシタ容量が減小し、信号対雑音比（Ｓ
／Ｎ比）の低下や、α線による信号反転（いわゆるソフ
トエラー）等の弊害が顕在化し、信頼性の上で大きな問
題となってきた。

この問題を解決するために提案されたのが、積層構造を
有するキャパシタであり、例えば特公昭６１−５５２５
８において論じられている。積層キャパシタは、その一
部がＭＯＳトランジスタ上部に重なるように形成される
ために、キャパシタ面積を大きくすることができる。

〔発明が解決しようとする課題〕

しかし、積層型キャパシタを用いても、１６Ｍビットｄ
ＲＡＭを実現しようとすると、熱酸化膜換算で５ｎｍ程
度の厚さのキャパシタ絶縁膜が必要となる。

このように絶縁膜が薄くなるとトンネル電流による電荷
の消失が問題となってくる。膜厚５ｎｍの絶縁膜がかろ
うじて実現に耐えうるという報告もあるが、さらに薄膜
化するのは極めて困難である。

そのため、１６Ｍビット級の高密度人容址記憶装置にお
いては膜厚変動等による製造歩留まりの低下が）鵠念さ
れている。

また、現在の光リソグラフィー技術では、０．６μｍ程
度の解像度が限界であり、隣接するキャパシタの蓄積電
極間を０．６μｍ以下にするには様々の複雑な技術を必
要とし実用的でない。

したがって、キャパシタ絶縁膜を極端に薄くしなくとも
キャパシタ容量を大きく確保することのできる技術開発
が当面の課題である。そのためには、キャパシタを構成
する下部電極（ここでは蓄種電極と呼ぶ）の有効面積を
限られた領域内で極力拡張することが必要である。

本発明の目的は上記課題を解決することにあり、その第
１の目的は、改良された蓄積電極を備えた半導体記憶装
置を、そして第２の目的はその製造方法をそれぞれ提供
することにある。

〔課題を解決するための手段〕

上記第１の目的は、半導体基板主表面に形成された能動
素子群と、前記能動素子群の上部に層間絶縁膜を介して
設けられた容量素子群とを有して成る半導体記憶装置で
あって、前記容量素子群を構成する蓄積電極群、キャパ
シタ絶縁膜及びプレート電極のうち、前記蓄積電極群を
前記半導体基板から選択気相成長により形成された半導
体膜パターンから成る導体で構成して成ることを特徴と
する半導体記憶装置により、達成される。

上記選択気相成長により形成された半導体膜パターンか
ら成る導体とは、半導体膜を導体とするために、半導体
膜中に導電性付与の不純物元素がドーピングされたもの
である。半導体基板とじてはシリコンが一般的であるが
、その他化合物半導体であってもよいことは云うまでも
ない。また、能動素子群としては半導体スイッチング素
子群がら成り、一般に電界効果トランジスタに代表され
るトランジスタ群により構成される。

以下に、上記目的を達成するためのさらに具体的な本発
明の構成例を示すと、 （１）上記半導体基板がシリコンから成り、かつ上記能
動素子がトランジスタから成り、しかも上記蓄積電極群
は、各電極ともに前記電極の下部に位置し、それに対応
するトランジスタ素子の一部を構成する一方の拡散層と
電気的に接続するための開口部を通して選択気相成長に
より形成されたシリコン膜導体層から構成されて成るこ
とを特徴とする半導体記憶装置により、また、 （２）上記開口部が平面的に隣接する周囲の開口部から
互にほぼ等距離に位置すると共に上記選択気相成長によ
り形成されたシリコン膜から成る蓄積電極群が、第１の
シリコンパターン導ｉｆｔＭとその上部に積層成長させ
た第２のシリコンパターン導電膜の２層構造から成るこ
とを特徴とする半導体記憶装置により、達成される。

次に、上記第２の目的は、予め能動素子群がその主表面
に形成された半導体基板上に、層間絶縁膜を形成する工
程と；前記各能動素子に対応してそれぞれ形成されるべ
き容量素子の一部を構成する蓄積電極が前記能動素子と
電気的に接続される予定領域の前記絶縁膜に接続開口部
を形成して前記能動素子の接続領域を露出する工程と；
前記接続領域の露出面から半導体パターンから成る導体
層を選択気相成長させることにより隣接する導体層パタ
ーン同士が相互に接触せず電気的に絶縁された状態で蓄
積電極パターンを形成する工程と；前記蓄積電極パター
ン上にキャパシタ絶縁膜を形成する工程と；次いで前記
キャパシタ絶縁膜上にプレート電極を形成する工程とを
少なくとも有して成ることを特徴とする半導体記憶装置
の製造方法により、達成される。

上記目的を達成するためのさらに具体的な構成例を示す
と以下のとおりである。

（１）上記半導体基板がシリコンがら成り、かつ上記能
動素子を絶縁ゲート型電界効果トランジスタで構成する
と共に上記蓄積電極パターンの形成工程を、シリコン膜
の選択気相成長により上記接続開口部を通してシリコン
基板の拡散領域から層間絶縁膜上に至るまで延在せしめ
、しかも前記選択気相成長による膜形成速度を制御する
ことにより隣接するパターン同士が接触しないようにし
たことを特徴とする。

（２）上記蓄積電極パターンを形成する工程において、
隣接する接続開口部からの選択気相成長膜の成長を相互
に接触するまで行い、ついでこの接触部をウェットエツ
チングで選択的に除去する工程を含むことを特徴とする
。

（３）上記選択気相成長による導体層パターンの形成工
程は、半導体元素を含むソースガス中に導電性を付与す
る不純物元素を含むガスを共存させて、前記不純物元素
がドーピングされた半導体膜として成長させる工程を含
むことを特徴とする。

（４）上記選択気相成長による導体パターンの形成工程
は、あらかじめ半導体膜パターンを選択気相成長させた
のち、前記成長膜に導電性を付与する不純物元素を拡散
する工程を含むことを特徴とする。

〔作用〕

これまで、ＬＳＩ素子のパターンニングは主に光リソグ
ラフィー技術及び、ドライエツチング技術により成され
てきた。

しかし、光リソグラフィー技術では、０．５μｍ以下の
パターンニングが困難であり、１６ＭビットｄＲＡＭか
らは、製造歩留まりの低下が懸念されている。

特に、キャパシタ部においては、信頼性を確保するだけ
の容量を得るため、できるだけ隣接する蓄積電極間の間
隔を短かくし、蓄積電極面積を大きくしなければならな
い。

本発明においては、このキャパシタの蓄積電極の形成に
選択気相成長を用いるところに特徴があり、隣接する蓄
積電極間の間隔を０．１μｍまで短かくすることができ
る。また、蓄積電極表面には下地の層間絶縁膜や接続開
口部における凹凸がそのまま出現するので電極表面積を
大幅に拡大することができる。

選択気相成長により形成する蓄積電極は、半導体基板の
露出部から選択的に成長し、層間絶縁膜上に延びて行く
が、隣接する電極同士がこの絶縁膜上で相互に接触しな
い所定の間隔を確保するには、膜の成長条件、例えば成
長速度を知って成長時間で制御すれば極めて高精度で成
長を止めることができる。また、逆に積極的に膜を成長
させ相互に接触させてもよい。ただし、この場合にはウ
ェットエツチングでこの接触部を選択的しこエツチング
することにより境界面の膜を除去する必要があるが、選
択気相成長によるこの境界の接触部は極めて幅の狭いエ
ツチング除去加工が可能であり、その精度においては上
記成長時間で制御した場合にほぼ等しい。すなわち、こ
の蓄積電極の接触部は、成長膜が不連続に接する部分で
あるので、ウェットエツチングレートがその平面部に比
べ数倍速くこの特徴を利用し得るからである。

〔実施例〕

実施例　１゜ 第１図に本発明の第１の実施例である、積層型キャパシ
タを具備したｄＲＡＭの断面構造工程図を示す。

まず、第１図（ａ）に示すように、周知の技術を用いて
、Ｐ型、比抵抗１０Ω・国のシリコン基板１上に、ソー
ス・ドレイン拡散層３，４、ゲート絶縁膜５、ゲート電
極（ワード線）６から構成されるＭＯＳトランジスタＴ
ｒｓ、データ線８、層間絶縁膜９、接続孔１０、までを
形成する。

ついで、第１図（ｂ）に示すように下記の選択気相成長
法により接続孔１０よりシリコン膜を約０．５μｍの厚
さに選択成長させ蓄積電極１１−２とする。本実施例に
おいては、隣接する蓄積電極１１−２＾、１ｌ−２ａ間
の間隔ｄを０．１５μｍとすることができた。つまり、
本実施例では、蓄積電極１１−２を以下のようにして形
成した。まず、第１図（ａ）工程のあと、ＨＦ混合液に
よりシリコン基板を前洗浄した後これを周知のＣＶＤ反
応容器内にセラ、トする。次に、基板温度を８００℃と
し、Ｈ２流量＝８０Ｑ　／　ｍｉｎ、　５ｉＦｉ、ＣＱ
、流量＝　４００ｃｃ　／　ｍ　ｉｎ　。

ＨＣＱ流量＝４０ｃｃ／ｍｉｎを反応容器内へ送り、シ
リコン膜を膜成長速度２０ｎ　ｍ　／　ｍ　ｉｎ　、成
長時間２５ｍ１ｎで約０．５μｍ選択成長させた。

隣接する蓄積電極１１−２＾、１ｌ−２ａ間の間隔ｄは
、正確に設定することが重要であり、本発明ではシリコ
ン膜の選択成長条件である基板温度と成長時間を任意に
設定することにより、容易に極めて正確に設定できる。

つまりシリコン膜は、絶縁膜７，９上には成長せず、接
続孔１０にて露出した拡散ＭＩＳ上にのみ選択的に成長
し、それが成長するにつれ層間絶縁膜７，９上に延びて
行き所定の電極間隔まで成長させるものである。

なお、基板温度が１０００℃以下、９００℃以上の範囲
で、５ｉ２Ｈ，、とＨよ、又はＮ２を反応容器内へ送り
、反応容器内の圧力を１気圧以下としても、シリコン膜
の選択成長が可能である。

さらに、５ｉ２Ｈ，の代わりにさらに反応性の高いＳｉ
、Ｈ，を用いてもシリコン膜の選択成長は可能である。

ついで、シリコン膜の抵抗を低下させ導体とするために
リン拡散法を用いて蓄積電極１１−２にリンをドーピン
グする。

次に、第１図（ｃ）に示すようにこの蓄積電極１１−２
上にキャパシタ絶縁膜１３を形成する。本実施例では、
キャパシタ絶縁膜１３を以下のようにして形成した。

まず、９００℃、１気圧のＮＨ，雰囲気中で２０分間熱
処理することにより、薄い熱窒化膜（Ｓｉ３Ｎ４）を形
成する。これは自然発生の酸化膜の成長を防止するため
に行うものである。その後、減圧化学気相成長法により
約４ｎｍの窒化シリコン膜を形成し、さらに９００℃に
おけるスティーム酸化法を用いてこの窒化シリコン膜表
面に酸化シリコン膜を形成することにより、所定膜厚の
キャパシタ絶縁膜１３の形成を完了する。

容量測定から求めたこのキャパシタ絶縁膜１３の酸化膜
換算の厚さは７ｎｍであった。なお、キャパシタ絶縁膜
として上記窒化シリコン膜および酸化シリコン膜の厚さ
が種々に異なるもの（最後の熱酸化を行っていないもの
も含む）、および、Ｔａ２０５膜、Ａｆ１２０．膜ある
いはこれらを含む積層膜についても良好な結果が得られ
た。

さらに、加熱反応手段としてランプを用いて短時間に形
成した熱窒化膜、もしくは熱酸化膜も信頼性に優れてい
た。

最後に、第１図（ｄ）に示すように減圧化学気相成長法
により、リンをドーピングしながらシリコン膜を約０．
３μｍの厚さに形成して、これをプレート電極１４とす
る。

この後、必要に応じてメモリアレー周辺でプレート電極
１４に開口部を持つコンタク１〜孔を設け、データ線８
、及びワード線６をプレート電極１４の上部に取り出し
、周辺回路との接続を行う。

以上の工程により本発明の半導体記憶装置が完成する。

なお１本実施例ではプレート電極１４に、ドーピングし
たシリコン膜を用いたが、その他、例えばＡｌ１．Ａｕ
などの低抵抗金属あるいは、Ｗ。

Ｍｏなどの高融点金属、そのシリコン化合物もしくは、
これらの積層膜等を用いることも可能である。

なお、第４図は上記第１図（ｄ）の断面構造を有する半
導体記憶装置の平面レイアウト図を示したもので、第１
図（ｄ）と対応させて見ることにより、各電極、配線及
び接続孔等の相互の配置がより明らかとなろう。図にお
いて４−２は、素子分離絶縁膜で第１図（ｄ）の２に相
当し、以下カッコ内符号は第１図（ｄ）の相当符号を示
す。４−６はワード線（６）、４−８はデータ線（８）
、４−１０は蓄積電極接続孔、４−１１２は蓄積電極（
１１−２）、４−２０はデータ線４−８　（８）の接続
孔をそれぞれ示す。そしてこの図の紙面上の全面に図は
省略されているがキャパシタ絶縁膜（１３）を介してプ
レート電極（１４）が配置されている。

実施例２゜ 第１図を用いて、第２の実施例を説明する。

第１の実施例と同様に、周知の技術を用いて。

第１図（ａ）に示すようにＰ型；１０Ω・口、のシリコ
ン基板上１にＭＯＳトランジスタＴｒｓ、データ線８、
層間絶縁膜９、接続孔１０までを形成する。

ついで第１図（ｂ）に示すように選択気相成長法を用い
て、接続孔１０よりシリコン膜を約０．５μｍの厚さに
選択成長させ蓄積電極１ｌ−２（第４図によれば島状の
４−１ｌ−２）とする。

本実施例では、蓄積電極１１−２の形成を以下のように
行った。基板温度を７８０℃に保ち、反応容器内へ、Ｓ
ｉＨ，ＣＱｚ、ＨＣＱ、Ｎ２ガスと同時に。

ＰＨ，、ガスをも導入することで、低抵抗のシリコン膜
を選択成長させることができた。この例では実施例１の
リン拡散工程が省略でき、シリコン膜の形成と同時にそ
の中にリンをドーピングすることができる。なお、本実
施例では、ＰＨ，を用いたが、ドーピングガスとして、
その他、例えばＢ２Ｈ１ｌ、ＡｓＨｌ等の不純物ソース
ガスを用いることも可能である。また、基板温度を９２
０℃とし、反応容器内へ、Ｓｉ、Ｈ，、Ｎ２又はＮ２と
同時に、ＰＨ，、ガスを導入し５反応容器内圧力を１気
圧以下にすることでも同様の結果を得た。

ここでも、５ｉ２Ｈ，の代わりにＳｉ、Ｈ，を用いるこ
とも可能であり、ドーピングガスとして５Ｂ　、　Ｈ６
，Ａ　ｓ　Ｈ、を用いても同様の結果を得られる。

次いで、第１図（ｃ）に示すように蓄積電極１１−２を
形成後、同一反応容器内雰囲気をＮ２で置換し７、ウェ
ーハ温度を９００℃に保つ。次にＮ２の代わりにＮＨ□
を反応容器内へ導入し、ＮＨ３雰囲気中で２０分間の熱
窒化を行う。ここで形成した熱窒化膜はキャパシタ絶縁
膜の最下層膜となる。その後、減圧化学気相成長法によ
り約４ｎｍの窒化シリコン膜を形成し、さらに９００℃
におけるスティーム酸化法を用いてこの窒化シリコン膜
表面に酸化シリコン膜を形成する。容量測定から求めた
このキャパシタ絶縁膜１３の酸化膜換算の膜厚は、５ａ
ｍという極めて薄い膜であり、また同時に１６Ｍビット
ｄＲＡＭに適用可能な絶縁耐圧特性を示した。

通常、高濃度に不純物をドーピングしたシリコン膜表面
には、１〜２ｎｍの自然酸化膜が存在する。

この自然酸化膜をＮＨ，雰囲気で熱窒化すると、オキシ
ナイトライド膜となり、誘電率はＳｉＣ２の約３．８か
ら約４．５〜５．５と大きくなる。

しかし、９５０℃以下という実使用範囲内では、完全な
窒化シリコン膜にはならない。

本実施例によれば、蓄積電極１１−２の形成後は蓄積電
極１１−２表面は、酸素雰囲気に触れることなく熱窒化
膜を形成できるので、はぼ完全な窒化シリコン膜となる
。また膜中に酸素を含んでいないので、耐酸化性に富み
、窒化シリコン膜表面を酸化するときのバリアとなり下
地シリコン膜の異常酸化を防ぐ効果がある。

本発明によれば、蓄積電極１１−２形成後、その表面を
酸素雰囲気にさらすことなくキャパシタ絶縁膜１３を形
成できるので、５ａｍ程度という極めて薄い絶縁膜を制
御性よく形成することが可能となる。このあとのプレー
ト電極１４の形成工程は前記実施例１の第１図（ｄ）工
程と同様なので、ここでは省略した。

実施例３６ 第１図（ａ）、第２図及び第３図を用いて、本発明の第
３の実施例を説明する。

まず、第１図（ａ）に示すように周知の技術を用いて、
Ｐ型、比抵抗１０Ω・■のシリコン基板】。

上に、ＭＯＳ）−ランジスタＴｒｓ、、データ線８゜層
間絶縁膜９、接続孔１０までを形成する。

ついで、第２図に示すように減圧気相成長法により、実
施例２と同様にリンをドーピングしながらシリコン膜を
００３μｍの厚さに形成する。通常の方法でエツチング
マスクを形成した後、プラズマエツチングによりこのシ
リコン膜を加工し、導電膜１１−１とした。次に、蓄積
電極１１−２となるシリコン膜を、実施例２に示した方
法で、導電膜１１−１より選択気相成長させる。この時
、隣接する蓄積電極１１−２＾と１ｌ−２ａとが接して
、蓄積電極接触部１２ができるところまで気相成長させ
る。

ついで、第３図に示すようにこの蓄積電極１１−２をＨ
ＦとＨＮ○、を混合した液でウェットエツチングする。

ここで、蓄積電極接触部１２は、シリコン膜が不連続に
接する部分であるので、ウエットエッチングレー１へが
平面部に比べ数倍速い。

従って、層間絶縁膜９の表面でエツチングが止まるまで
オーバエッチすることで、隣接する蓄積電極１１−２ど
うしの接続部は無くなり、狭くて深いエツチング面が形
成される。

本実施例では、蓄積電極１１−２＾、Ｂ間の間隔を０．
１μｍまで短かくすることができた。

また、図示のとおり、蓄積電極１１−２の膜厚を厚く形
成できるので、上記接触部１２からエツチングされて形
成された比較的面積の大きな側壁面全体が有効に電極面
として使用できキャパシタ面積をさ°らに大きくするこ
とができた。このあとのキャパシタ絶縁膜１３及びプレ
ート電極１４の形成は、実施例１の第１図（ｃ）及び第
２図（ｄ）と同様であるので、ここでは省略した。

実施例４゜ 第１図（ａ）、第５図、第６図、及び第７図を用いて本
発明の第４の実施例を説明する。

まず、第１図（ａ）に示すように周知の技術を用いて、
Ｐ型、比抵抗１０Ω・口のシリコン基板１上に、ＭＯＳ
トランジスタＴｒｓ、、データ線８、層間絶縁膜９．接
続孔１０までを形成する。

ついで、第５図に示すように減圧化学気相成長法により
、リンをドーピングしながら基板全面にシリコン膜１１
−１を０．１５μｍの厚さに形成する。

ついで、化学気相成長法を用いて、シリコン膜１１−１
上に厚いＳｉ○２膜１５を１．０μｍの厚さに形成する
。このあと通常の方法でエツチングマスクを形成した後
、プラズマエツチングによりこのＳｉ○２膜１５をパタ
ーニング加工し、その平面図を第６図に示すように開口
部１６を設け、下層のシリコン膜１１−１表面を露出さ
せる。本実施例では、残った絶縁膜１５をウェットエツ
チングにより薄くすることで、あらかじめ予定された蓄
積電極１１−２の形成領域間の間隔ｄを０．１μｍまで
短かくすることができた。ついで、蓄積電極１１−２の
一部となるシリコン膜１１−３を、実施例２に示した方
法で、導電膜１１−１より０．７μｍの厚さに選択気相
成長させる。

次いで、第７図に示すように蓄積電極１１−２の枠とな
っている、残存５ｉｎ２膜１５をウェッ１−エツチング
法により除去して下層にある導電膜１１−１、表面を露
出させる。

次いで、熱拡散法により、選択シリコン膜１１−３に低
抵抗化による導体形成のためにリンをドーピングする。

この後、全面異方性エツチングを行い、導電膜１１−１
の露出部をエツチング除去して、蓄積電極１１−２を形
成する。

この後、実施例１の第１図（ｃ）及び第１図（ｄ）工程
と同様にしてキャパシタ絶縁膜１３とプレート電極１４
を形成する。本発明実施例によれば、蓄積電極１１−２
の膜厚を、絶縁膜１５による枠を越えない範囲内まで厚
くできるので、結果として蓄積電極１１−２の側壁部の
面積を大きくすることができる。したがって、素子が微
細化しても蓄積電極１１−２のキャパシタとしての有効
電極面積を実質的に広くすることができ、充分なキャパ
シタ容量を確保することが可能となる。

〔発明の効果〕

以上に述べたように、本発明によれば、キャパシタ絶縁
膜を薄くしなくとも蓄積電極の実質的な有効面積を拡大
することにより容量の大きなキャパシタを形成すること
ができるので、ＬＳＩ、特にｄＲＡＭの集積度を大きく
向上させることができる。

特に、本発明においては、キャパシタの蓄積電極群を形
成するのに、選択気相成長の特徴を有効に生かし、隣接
する電極同士の間隔を極力狭くするのにリソグラフィで
は実現不可能な短い間隔が実現可能となる。そして本発
明によれば、電極群のパターン形成に、例えば従来のド
ライエツチングのごときリソグラフィ技術を使用する必
要がないので、蓄積電極形成時の汚染やダメージを低減
することもできる。

【図面の簡単な説明】

第１図、第２図、第３図、第５図及び第７図はいずれも
本発明実施例の製造工程断面図、第４図は第１図のレイ
アウト平面図、そして第６図は第５図の要部平面図であ
る。 図において。 １・・・シリコン基板　　　２・・・素子分離絶縁膜３
．４・・・拡散層　　　　５・・・ゲート酸化膜６・・
ワード線　　　　　７，９・・・層間絶縁膜１０、１６
・・・接続孔　　　　１１−１・・・導電膜１１−２・
・・蓄積電極　　　１２・・・蓄積電極接触部１３・・
・キャパシタ絶縁膜　１４・・・プレート電極４−２・
・・素子分離絶縁膜 ４−６・・・ワード線　　　４−２０・・・データ線接
続孔４−８・・・データ線　　　４−１０・・・蓄積電
極接続孔４−１１−２・・・蓄積電極　１１−３・・・
選択シリコン膜代理人弁理士　　中　村　純之助 第４図 第７図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板主表面に形成された能動素子群と、前記
   能動素子群の上部に層間絶縁膜を介して設けられた容量
   素子群とを有して成る半導体記憶装置であって、前記容
   量素子群を構成する蓄積電極群、キャパシタ絶縁膜及び
   プレート電極のうち、前記蓄積電極群を前記半導体基板
   から選択気相成長により形成された半導体膜パターンか
   ら成る導体で構成して成ることを特徴とする半導体記憶
   装置。 ２、上記半導体基板がシリコンから成り、かつ上記能動
   素子がトランジスタから成り、しかも上記蓄積電極群は
   、各電極ともに前記電極の下部に位置し、それに対応す
   るトランジスタ素子の一部を構成する一方の拡散層と電
   気的に接続するための開口部を通して選択気相成長によ
   り形成されたシリコン膜導体層から構成されて成ること
   を特徴とする請求項１記載の半導体記憶装置。 ３、上記開口部が平面的に隣接する周囲の開口部から互
   にほぼ等距離に位置すると共に上記選択気相成長により
   形成されたシリコン膜から成る蓄積電極群が、第１のシ
   リコンパターン導電膜とその上部に積層成長させた第２
   のシリコンパターン導電膜の２層構造から成ることを特
   徴とする請求項２記載の半導体記憶装置 ４、予め能動素子群がその主表面に形成された半導体基
   板上に、層間絶縁膜を形成する工程と；前記各能動素子
   に対応してそれぞれ形成されるべき容量素子の一部を構
   成する蓄積電極が前記能動素子と電気的に接続される予
   定領域の前記絶縁膜に接続開口部を形成して前記能動素
   子の接続領域を露出する工程と；前記接続領域の露出面
   から半導体パターンから成る導体層を選択気相成長させ
   ることにより隣接する導体層パターン同士が相互に接触
   せず電気的に絶縁された状態で蓄積電極パターンを形成
   する工程と；前記蓄積電極パターン上にキャパシタ絶縁
   膜を形成する工程と；次いで前記キャパシタ絶縁膜上に
   プレート電極を形成する工程とを少なくとも有して成る
   ことを特徴とする半導体記憶装置の製造方法。 ５、上記半導体基板がシリコンから成り、かつ上記能動
   素子を絶縁ゲート型電界効果トランジスタで構成すると
   共に上記蓄積電極パターンの形成工程を、シリコン膜の
   選択気相成長により上記接続開口部を通してシリコン基
   板の拡散領域から層間絶縁膜上に至るまで延在せしめ、
   しかも前記選択気相成長による膜形成速度を制御するこ
   とにより隣接するパターン同士が接触しないようにした
   ことを特徴とする請求項４記載の半導体記憶装置の製造
   方法。 ６、上記蓄積電極パターンを形成する工程において、隣
   接する接続開口部からの選択気相成長膜の成長を相互に
   接触するまで行い、ついでこの接触部をウェットエッチ
   ングで選択的に除去する工程を含むことを特徴とする請
   求項４記載の半導体記憶装置の製造方法。 ７、上記選択気相成長による導体層パターンの形成工程
   は、半導体元素を含むソースガス中に導電性を付与する
   不純物元素を含むガスを共存させて、前記不純物元素が
   ドーピングされた半導体膜として成長させる工程を含む
   ことを特徴とする請求項４、５もしくは６記載の半導体
   記憶装置の製造方法。 ８、上記選択気相成長による導体パターンの形成工程は
   、あらかじめ半導体膜パターンを選択気相成長させたの
   ち、前記成長膜に導電性を付与する不純物元素を拡散す
   る工程を含むことを特徴とする請求項４、５もしくは６
   記載の半導体記憶装置の製造方法。