JPH0335554A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、フィールド酸化膜とゲート電極との上側に
わたって、容量部を積層配置した１トランジスタｌキヤ
パシタ型のグイナミソクランダムアクセスメモリ（以下
、ＤＲＡＭという）装置の製造に適用して好適な半導体
記憶装置の製造方法に関゛するものである。

（従来の技術） 従来、半導体装置の容量素子として、１トランジスタ型
ＲＡＭの容量部分はデータ線部となるソース拡散領域と
トランスファーゲート部とともに厚い酸化膜からなるい
わゆるフィールド酸化膜間の基板表面近傍に形成されて
いた。

しかしながら、半導体集積回路の高集積化が進行するに
つれ、かかる容量部の占める領域を縮小させる必要が生
じている。

このため基板表面に形成される絶縁膜を、誘電率の大き
なものとして蓄積電荷量を増大させるか、若しくは容量
部を前記フィールド酸化膜上に形成する等の方法が提案
されている。

特に、フィールド酸化股上の導電層により容量素子を形
成するという方法は、小さなセル面積で、大きな蓄積容
量を有する容量素子を得ることが可能で、集積回路の高
集積化に有効である。

そこで、積層型の容量素子の蓄積電荷量を同程度の占有
面積について増加させた積層容量素子に関して、特開昭
５７−１１２０６６号公報（以下、第１従来例という）
により開示されている。

第２図はこの第１従来例の１トランジスタ型ＲＡＭの構
成を示す断面図である。

この第２図において、１はＰ型シリコン基板、２と３は
ｎ゛拡散領域、４はフィールド酸化膜、５と７はフィー
ルド酸化ＩＩ９４上に形成された導電層、６と９はＳｉ
Ｏ！等の絶縁膜、８は多晶質シリコン等からなるゲート
電極、ｌＯはＭ等の金属からなるビット線である。

フィールド酸化膜４上の導電層５と７が絶縁膜６で互い
に分離され、電荷の蓄積を可能にしている。

この第２図では、フィールド酸化膜４上に、３層のたと
えばＰをドープしたポリシリコン層による導電層５．７
をそれぞれＳｉＯ□等の絶縁膜６．１１を介して形成さ
れている。

導電層５と１２は、それぞれ接続され、容量素子の接地
電極となり、また、導電層７はｎ゛型拡散領域２と接続
して、電荷蓄積電極となっている。

この第２図より明らかなように、接地電極となる導電層
５と１２と電荷蓄積電極となる導電層７との対向面積を
大きくすることができ、その蓄積電荷量の増大を図って
いる。

また、同じ平面的なキャパシタ電極の面積で大容量を得
るようにした多層キャパシタが特開昭５９１０４１５６
号公報（以下、第２従来例という）により開示されてい
る。

第３図（Ａ）〜第３図（Ｄ）はこの多層キャパシタの製
造工程断面図である。

まず、第３図（Ａ）に示すように、Ｐ型のＳｉ基板２１
上に例えばＬＯＣＯ５法でフィールド酸化膜２２を形成
した後、このＳｉ基板２１の素子領域に熱酸化１ｇＩ２
３１を形成する。

次いで、全面に厚さ約０．５ｎの多結晶シリコン層を形
成した後、全面にリンを拡散し、写真蝕刻法によりパタ
ーニングして、開孔部２４を有する導電体膜としての多
結晶シリコンからなる第１のキャパシタ電極２５を形成
する。

ここで、Ｓｉ基板２１、熱酸化膜２３．および第１のキ
ャパシタ電源２５により第１のキャパシタが形成される
。

次いで、熱酸化処理を施して、前記第１のキャパシタ電
極２５の周囲に第３図ＣＢ）に示すように厚さ１０００
大の第１の酸化膜２６を形成する。

この後、写真蝕刻法により開孔部２４から露出するＳｉ
基板２１上の熱酸化膜２３．のみを除去する。

次に、第３図（ｃ）に示すように、全面に厚さ０．５−
の多結晶シリコン層を形成した後、全面にリンを拡散し
、写真蝕刻法によりパターニングして一部が前記開孔部
２４を通ってＳｉ基板２１に接続する導電体膜としての
多結晶シリコンからなる第２のキャパシタ電極２７を形
成する。ここで、第２のキャパシタ電極２７、第１の酸
化膜２６および第１のキャパシタ電極２５により第２の
キャパシタが形成され、かつこの第２のキャパシタと前
記第１のキャパシタとにより並列接続された２層構造の
多層キャパシタが構成される。

次いで、゛前記第２のキャパシタ電極２７の周囲に厚さ
約１０００人の第２の酸化膜２８を形成する。

次−いで、露出するＳｉ基板２１上の熱酸化膜２３゜を
除去した後、熱酸化処理を再度施してＳｉ基板２１上に
ゲート酸化膜となる熱酸化膜２３ｚを形成する。

さらに、全面に多結晶シリコン層を形成した後、写真蝕
刻法によりパターニングして熱酸化膜２３□の一部から
第１．第２の酸化［２６，２Ｂの一部に亘る領域上に多
結晶シリコンからなるワード線電極２９を形成する。

次に、露出する熱酸化膜２３．を除去した後、第３図（
Ｄ）に示すように、露出するＳｉ基板２１表面にリン拡
散を行なってビット線となるＮ０拡散層３０を形成する
。

以下、常法により、全面にＣＶＤ−酸化膜３１を形成し
た後、前記Ｎ°拡散層３０、ワード線電極２９、第１の
多結晶シリコンパターン２５の夫々の一部に対応するＣ
ＶＤ−酸化膜３１、第１の熱酸化膜２６部分に第１〜第
３のコンタクト部３２１〜３２．を形成し、しかる後こ
れらコンタクト部３２１〜３２．にＭからなる取出し電
極３３．〜３３３を形成し、さらに全面に保ｊ１１１Ｉ
＊３４を形成することによりＤ−ＲＡＭを製造する。

（発明が解決しようとする課題） しかしながら、上記第１従来例および第２従来例のいず
れにおいても、製造工程が複雑であり、したがって、製
造歩留りも悪く、コストの低減化を阻害するものである
。

また、第１従来例では、フィールド酸化膜４上の導電層
５と７間を絶縁膜６で互いに分離して、キャパシタを形
成しており、第２従来例ではＳｉ基板２１と熱酸化膜２
３１と第１キヤパシタ電極２５とで第１のキャパシタを
形成し、第２のキャパシタ電極２７と、第１の酸化膜２
６と第１のキャパシタ電極２５とにより第２のキャパシ
タを形成し、多層キャパシタとしているから、実効的な
キャパシタ面積が少ないという問題点があった。

この発明は、前記従来技術がもっている問題点のうち、
製造工程が複雑で製造歩留まりが悪く、コストの低減を
阻害するという点と、実効的なキャパシタ１が小さい点
について解決した半導体記憶装置の製造方法を提供する
ものである。

（課題を解決するための手段） この発明は前記問題点を解決するために、半導体記憶装
置の製造方法において、基板に形成された電極接続領域
上に眉間絶縁膜を介して、第１のプレート電極と第１の
窒化シリコン膜と第１のストレージ電極とを順次堆積さ
せた後、電極接続領域にコンタクトホールを形成してそ
の側壁にシリコン酸化膜のサイドウオールを形成する工
程と、第１のストレージ電極と電極接続領域とを電気的
に接続する第２のストレージ電極の形成後、第２の誘電
体を介して第２のプレート電極を形成する工程とを導入
したものである。

（作　用） この発明によれば、半導体記憶装置の製造方法において
、以上のような工程を導入したので、第１のストレージ
電極と電極接続領域とを第２のストレージ電極で接続さ
れ、この第１、第２のストレージ電極をストレージ電極
とし、その上の誘電体を介して形成された第２のプレー
ト電極とストレージ電極の下層の第１のプレート電極と
によりストレージ電極を挾み込む構造となり、セルの面
積を増大することなく、キャパシタ容量がほぼ倍増とな
る。したがって、前記問題点を除去できる。

（実施例） 以下、この発明の半導体記憶装置の製造方法の実施例に
ついて図面に基づき説明する。

第１図（Ａ）ないし第１図（）Ｉ）はその一実施例の工
程断面図である。

まず、第１図（＾）に示すように、Ｐ型シリコンからな
る半導体基板４１（以下基板という）にチャネルストッ
プ領域４２をイオン注入によって形成した後、約６００
（ｎｍ）の膜厚のフィールド酸化膜４３を選択酸化法に
よって形成する。

続いて、熱酸化処理によって、酸化シリコンを約２５（
ｒｓ＋）の膜厚で成長させ、さらに、減圧ＣＶ　Ｄ　（
ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ
　　：化学的気相成長）法によって約３００（ｎｍ）の
膜厚でポリシリコンを被着する。

しかる後、このポリシリコンにリン（Ｐ）を５　ＸＩＯ
”（ｃＩ−３）程度の不純物濃度で拡散させる。

次−に、図示していないレジストパターンをマスクとし
て、四フッ化炭素（ｃＦ、）を用いたドライエンチング
技術により上述のポリシリコンをパターニングし、ゲー
ト電極４４が得られる。

この後、フッ酸を用いて上述したゲート電極４４に対す
るセルファラインでゲート酸化ＩＩ！４５が形成される
。

続いて、上述したゲート電極４４とフィールド酸化膜４
３とをイオン注入のマスクとして、砒素（Ａｓ）を６　
ＸＩＯｌｓ（ｃｍ−”）程度のドーズ量ティオン注入す
る。

このようなイオン注入によって、ゲート電極４４とフィ
ールド酸化膜４３との間に相当する基板４１には電極接
続領域４６が形成される。

さらに、ゲート電極４４の、電極接続領域とは相対する
側の基板４１には配線接続領域４７が形成される。

この電極接続領域４６および配線接続領域４７はＭＯＳ
）ランジスタのソースドレイン領域も兼ねている。

次に、ＣＶＤ法を用いて、基板４１の表面に酸化シリコ
ンを成長させて、約１５０（ｎｍ）の膜厚で層間絶縁膜
４８を形成し、第１図（Ａ）に示すような下地が得られ
る。

次に、第１図（Ｂ）に示すように、上述の層間絶縁膜４
８の表面に減圧ＣＶＤ法により、約ｌ００Ｉの膜厚でポ
リシリコンを堆積し、４ＸＩＯ”ｃｍ程度の濃度でＰ（
リン）を拡散して、第１のプレート電極４９とする。

続いて、減圧ＣＶＤ法でセルキャパシタの誘電体となる
第１の窒化シリコン膜５０を厚さ２ｏ口で堆積する。

次いで、減圧ＣＶＤ法でポリシリコンを厚さ１１００ｎ
程堆積し、４Ｘ１０”Ｃ１１−”程度の濃度でリンを拡
散して、第１のストレージ電極５１とする。

しかる後、ホトリソエツチング技術によって、電極接続
領域４６の一部に第１図（ｃ）に示すように、コンタク
トホール５２を開孔する。

次に、ＣＶＤ法により、シリコン酸化膜を厚さ２００ｎ
ｍ程堆積した後、異方性エツチング技術を用いて、コン
タクトホール５２の段差部にセルファラインで第１図（
Ｄ）　に示すように、シリコン酸化膜からなるサイドウ
オール５３を形成する。

このサイドウオール５３の形成で第１のストレージ電極
５１上には、シリコン酸化膜は除去されている。

次に、第１図（Ｅ）に示すように、この第１のストレー
ジ電極５１と電極接続領域４６とを電気的に接続するた
め、減圧ＣＶＤ法により、ポリシリコン５４を厚さ１１
００ｎで堆積し、４Ｘ１０”ｃ１１１００濃度でリンを
拡散する。

このポリシリコン５４は第１のストレージ電極５１を電
極接続領域４６に電気的に接続するとともに、第２のス
トレージ電極となる。

この場合、サイドウオール５３の形成後に、ポリシリコ
ン５４で第１のストレージ電極５１と電極接続領域４６
を電気的に接続しているから、サイドウオール５３の頂
部と第１のストレージ電極５１との接触部において、第
１のストレージ電極５１のポリシリコンはエツチングに
よって、導電性に影響を与えるようなダメージがない。

すなわち、第１図（Ｄ）において、第１の窒化シリコン
膜５０の上に第１のストレージ電極となるポリシリコン
を堆積させてからサイドウオールを形成すると、このサ
イドウオール形成時のエツチングにより、サイドウオー
ル５３の上部での窒化シリコン膜５０にダメージが与え
られる。

しかし、この点について、上述のごとく、この発明では
そのダメージを回避できることになる。

次に、第１図（Ｆ）に示すように、ホトリソエツチング
技術を用いて第１のストレージ電極５１と第２のストレ
ージ電極となるポリシリコン５４を同時にバターニング
して、ストレージ電極５５全体が完成する。

続いて、減圧ＣＶＤ法で、セルキャパシタの誘電体とな
る第２の窒化膜５６を厚さ２０Ｉｍで堆積する。

次いで、第１図（Ｇ）に示すように、減圧ＣＶＤ法でポ
リシリコンを厚さ１００ｎｓ程堆積し、４×１０　”　
’　ｃｍ　−’程度の濃度で、リンを拡散して、第２の
プレ−ト電極４９となる。

次に、従来のホトリソエツチング技術を用いて、第１の
プレート電極４９および第２のプレート電極５７を加工
して、第１図（１１）の断面構造を得る。

すなわち、コンタクト部を除いて、第２のストレージ電
極（ポリシリコン５４）の下側にもキャパシタが形成さ
れ、実効的キャパシタ面積が従来に比較してほぼ２倍と
なる。

上述した工程に続き、従来周知の技術によって中間絶縁
膜、配線用金属パターン、保護膜またはその他図示して
いない種々の構成成分を形成することにより、上述のス
タックキャパシタを見えた半導体記憶装置が完成する。

（発明の効果） 以上、詳細に説明したように、この発明によれば、基板
に形成された電極接続領域上に層間絶縁膜を介して、第
１のプレート電極と第１の窒化シリコン膜と第１のスト
レージ電極とを順次堆積させた後に、コンタクトホール
を形成してサイドウオールを形成し、その後第１のスト
レージ電極と電極接続部とを第２のストレージ電極で接
続し、第２のストレージ電極上に誘電体を介して第２の
プレート電極を形成することにより、第１および第２の
プレート電極でストレージ電極を挾むようにしたので、
従来法に比べ実効的なキャパシタ面積をほぼ２倍にする
ことができる。

このキャパシタ容量の増加により、セルからの続出信号
が大きくなり、動作範囲の広い半導体装置あるいは、従
来よりセル面積の縮少を可能とし、記憶容量の大きな半
導体記憶装置を提供できる。

【図面の簡単な説明】

第１図（Ａ）ないし第１図（Ｈ）はこの発明の半導体記
憶装置の製造方法の一実施例の工程断面図、第２図は従
来の積層容量素子の断面図、第３図（＾）ないし第３図
（Ｄ）は従来の多層キャパシタの製造方法を説明するた
めの工程断面図である。 ４１・・・基板、４６・・・電極接続領域、４Ｂ・・・
層間絶縁膜、４９・・・第１のプレート電極、５０・・
・第１の窒化シ’ｆコン膜、５１・・・第１のストレー
ジ電極、５２・・・コンタクトホール、５３・・・サイ
ドウオール、５４−・・・ポリシリコン、５５・・・ス
トレージ電極、５６・・・第２の窒化膜、５７・・・第
２のプレート電極。

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板に不純物の導入により電極接続領域の
   形成後層間絶縁膜を介して第１のプレート電極と第１の
   窒化シリコン膜と第１のストレージ電極を順次堆積させ
   かつ上記電極接続領域にコンタクトホールを形成する工
   程と、 （ｂ）上記コンタクトホールの段差部にシリコン酸化膜
   からなるサイドウォールを形成する工程と、（ｃ）上記
   コンタクトホールを通して上記電極接続領域と上記第１
   のストレージ電極とを電気的に接続するためにポリシリ
   コンによる第２のストレージ電極を堆積するとともに第
   １および第２のストレージ電極をパターン化する工程と
   、 （ｄ）上記第２のストレージ電極上に誘電体を介して第
   ２のプレート電極を形成する工程と、 よりなる半導体記憶装置の製造方法。