JPH06232365A - 半導体記憶装置のキャパシター製造方法 - Google Patents
半導体記憶装置のキャパシター製造方法Info
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- JPH06232365A JPH06232365A JP5338046A JP33804693A JPH06232365A JP H06232365 A JPH06232365 A JP H06232365A JP 5338046 A JP5338046 A JP 5338046A JP 33804693 A JP33804693 A JP 33804693A JP H06232365 A JPH06232365 A JP H06232365A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Abstract
(57)【要約】
【構成】 高集積化に適合な定電容量を確保できる半導
体記憶装置のキャパシター製造方法を提供するもので、
コンタクトパッドおよび第１，第２，第３ポリシリコン
膜を電荷貯蔵電極に活用して電荷貯蔵電極の表面積をよ
り広く形成することによりキャパシタンスの容量を確保
すると同時に電荷貯蔵電極内部に空洞領域を形成してプ
レート電極を形成する新たな方法により電荷貯蔵電極の
電荷貯蔵能力を最大化した半導体記憶装置のキャパシタ
ー製造方法に関するものである。 【効果】 電荷保存容量を増加させることにより、高集
積化されたＤＲＡＭを製造することができるのみなら
ず、記憶素子の信頼性を向上させることができる効果が
ある。
体記憶装置のキャパシター製造方法を提供するもので、
コンタクトパッドおよび第１，第２，第３ポリシリコン
膜を電荷貯蔵電極に活用して電荷貯蔵電極の表面積をよ
り広く形成することによりキャパシタンスの容量を確保
すると同時に電荷貯蔵電極内部に空洞領域を形成してプ
レート電極を形成する新たな方法により電荷貯蔵電極の
電荷貯蔵能力を最大化した半導体記憶装置のキャパシタ
ー製造方法に関するものである。 【効果】 電荷保存容量を増加させることにより、高集
積化されたＤＲＡＭを製造することができるのみなら
ず、記憶素子の信頼性を向上させることができる効果が
ある。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、特にセル定電容量を極大化させる
ことができる半導体記憶装置のキャパシター製造方法に
関する。
その製造方法に関し、特にセル定電容量を極大化させる
ことができる半導体記憶装置のキャパシター製造方法に
関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９２−２７３３７号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
の基礎たる韓国特許出願第１９９２−２７３３７号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】半導体産業の発達と共に記憶装置の開発
は一層加速化されている。汎用の半導体記憶装置である
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の集積化と関連して重要な要因とし
ては、セルの面積減少とこれに伴う電荷保存容量確保の
限界を挙げることができる。
は一層加速化されている。汎用の半導体記憶装置である
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の集積化と関連して重要な要因とし
ては、セルの面積減少とこれに伴う電荷保存容量確保の
限界を挙げることができる。
【０００４】しかし、半導体集積回路の高集積化を達成
するためにチップ（ｃｈｉｐ）とセルの単位面積の減少
は必然的であり、これに従って、高度の工程技術の開発
と共に素子の信頼性確保とセルの電荷保存容量確保は切
実な解決課題となっている。
するためにチップ（ｃｈｉｐ）とセルの単位面積の減少
は必然的であり、これに従って、高度の工程技術の開発
と共に素子の信頼性確保とセルの電荷保存容量確保は切
実な解決課題となっている。
【０００５】本発明は新たな工程を利用してもっと多く
の電荷保存容量を確保できるＤＲＡＭセルの構造および
その製造方法に関するもので、本発明の製造過程を説明
するに先立って、添付した図３を参照して従来のＤＲＡ
Ｍセル製造方法を簡略に説明しようとする。
の電荷保存容量を確保できるＤＲＡＭセルの構造および
その製造方法に関するもので、本発明の製造過程を説明
するに先立って、添付した図３を参照して従来のＤＲＡ
Ｍセル製造方法を簡略に説明しようとする。
【０００６】図５においてＤＲＡＭセルは、半導体基板
１に、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ）等のような方式を利用し
て選択的にフィールド酸化膜２を形成する工程、その結
果を全表面にゲート酸化膜３を成長させた後、ポリシリ
コン膜を蒸着する工程，ポリシリコン膜を写真蝕刻して
ゲート電極４およびワード線５をパターニングし、不純
物を注入する工程、結果物全表面に酸化膜を塗布した
後、異方性蝕刻してゲート電極４およびワード線５側壁
にスペーサー酸化膜７を形成する工程、結果物全表面に
不純物を注入して高集積化によるモストランジスター
（ＭＯＳＦＥＴ）の電気的特性を改善するためのＬＤＤ
構造の活性領域（ドレイン８およびソース８′）を形成
する工程、高温酸化方法により絶縁酸化膜１１とその表
面が平坦化されたＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏｒ
ｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１２を形成す
る工程、結果を全表面にポリシリコン膜を蒸着した後、
ビット線コンタクトホール形成のためのマスクを利用し
て上記ボリシリコン膜と所定厚さのＢＰＳＧ膜を除去す
ることにより、マスクポリシリコン膜１３を形成する工
程、所定厚さのポリシリコン膜を再蒸着した後に異方性
蝕刻することにより、マスクポリシリコン膜１３と蝕刻
されたＢＰＳＧ膜側壁にスペーサーポリシリコン膜１４
を形成する工程、結果物全表面にＢＰＳＧ膜を蝕刻対象
物とした異方性蝕刻を施し、一部ドレイン８を露出させ
ることにより、ビット線をドレインに連結させるための
コンタクトホールをスペーサーポリシリコン膜に自己整
合（Ｓｅｌｆ−ａｌｉｇｎ）されるよう形成する工程、
このコンタクトホールを通じて不純物が注入されたポリ
シリコン膜とシリサイドを順次に蒸着したポリサイドを
形成した後にパターニングしてピット線１５を形成する
工程、素子間絶縁のために高温酸化方法により所定厚さ
の絶縁酸化膜１６を形成した後、その上に所定厚さのＢ
ＰＳＧ膜１７を、蒸着し、全面蝕刻により平坦化工程を
施す工程、結果物全表面にポリシリコン膜を蒸着した
後、電荷保存電極コンタクトホール形成のためのマスク
を利用してこのポリシリコン膜と所定厚さのＢＰＳＧ膜
を除去することにより、マスクポリシリコ膜２７を形成
する工程、所定厚さのポリシリコン膜を再蒸着した後、
異方性蝕刻することにより、マスクポリシリコン膜２７
と蝕刻されたＢＰＳＧ膜側壁にスペーサーポリシリコン
膜２１を形成する工程、ＢＰＳＧ膜を蝕刻対象物とした
異方性蝕刻を施し、ソース８′上に積層されている絶縁
物質らを除去することにより、電荷保存電極とソースを
連結するためのコンタクトホールを形成する工程、結果
物全表面に不純物が注入されたポリシリコン膜を蒸着し
てソース８′と連結させた後、パターニングして電荷保
存電極１０を形成する工程および表面に露出されたポリ
シリコン膜の全表面に、例えばＮＯ（Ｎｉｔｒｉｄｅ／
Ｏｘｉｄｅ）またはＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｉｒｄ
ｅ／Ｏｘｉｄｅ）構造の誘電体膜２５を成長させ、その
上に不純物が注入された多結晶シリコンを蒸着してプレ
ート電極２６を形成する工程により製造される。
１に、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ）等のような方式を利用し
て選択的にフィールド酸化膜２を形成する工程、その結
果を全表面にゲート酸化膜３を成長させた後、ポリシリ
コン膜を蒸着する工程，ポリシリコン膜を写真蝕刻して
ゲート電極４およびワード線５をパターニングし、不純
物を注入する工程、結果物全表面に酸化膜を塗布した
後、異方性蝕刻してゲート電極４およびワード線５側壁
にスペーサー酸化膜７を形成する工程、結果物全表面に
不純物を注入して高集積化によるモストランジスター
（ＭＯＳＦＥＴ）の電気的特性を改善するためのＬＤＤ
構造の活性領域（ドレイン８およびソース８′）を形成
する工程、高温酸化方法により絶縁酸化膜１１とその表
面が平坦化されたＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏｒ
ｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１２を形成す
る工程、結果を全表面にポリシリコン膜を蒸着した後、
ビット線コンタクトホール形成のためのマスクを利用し
て上記ボリシリコン膜と所定厚さのＢＰＳＧ膜を除去す
ることにより、マスクポリシリコン膜１３を形成する工
程、所定厚さのポリシリコン膜を再蒸着した後に異方性
蝕刻することにより、マスクポリシリコン膜１３と蝕刻
されたＢＰＳＧ膜側壁にスペーサーポリシリコン膜１４
を形成する工程、結果物全表面にＢＰＳＧ膜を蝕刻対象
物とした異方性蝕刻を施し、一部ドレイン８を露出させ
ることにより、ビット線をドレインに連結させるための
コンタクトホールをスペーサーポリシリコン膜に自己整
合（Ｓｅｌｆ−ａｌｉｇｎ）されるよう形成する工程、
このコンタクトホールを通じて不純物が注入されたポリ
シリコン膜とシリサイドを順次に蒸着したポリサイドを
形成した後にパターニングしてピット線１５を形成する
工程、素子間絶縁のために高温酸化方法により所定厚さ
の絶縁酸化膜１６を形成した後、その上に所定厚さのＢ
ＰＳＧ膜１７を、蒸着し、全面蝕刻により平坦化工程を
施す工程、結果物全表面にポリシリコン膜を蒸着した
後、電荷保存電極コンタクトホール形成のためのマスク
を利用してこのポリシリコン膜と所定厚さのＢＰＳＧ膜
を除去することにより、マスクポリシリコ膜２７を形成
する工程、所定厚さのポリシリコン膜を再蒸着した後、
異方性蝕刻することにより、マスクポリシリコン膜２７
と蝕刻されたＢＰＳＧ膜側壁にスペーサーポリシリコン
膜２１を形成する工程、ＢＰＳＧ膜を蝕刻対象物とした
異方性蝕刻を施し、ソース８′上に積層されている絶縁
物質らを除去することにより、電荷保存電極とソースを
連結するためのコンタクトホールを形成する工程、結果
物全表面に不純物が注入されたポリシリコン膜を蒸着し
てソース８′と連結させた後、パターニングして電荷保
存電極１０を形成する工程および表面に露出されたポリ
シリコン膜の全表面に、例えばＮＯ（Ｎｉｔｒｉｄｅ／
Ｏｘｉｄｅ）またはＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｉｒｄ
ｅ／Ｏｘｉｄｅ）構造の誘電体膜２５を成長させ、その
上に不純物が注入された多結晶シリコンを蒸着してプレ
ート電極２６を形成する工程により製造される。
【０００７】
【発明が解決しようとする課題】しかし、このような工
程により製造される半導体記憶装置は、現在の工程能力
を勘案するとき、高集積化される程定電容量確保問題は
解決され難く、製品が生産されても低品質の製品を生産
するようになって価格競争で立ち遅れるようになる。
程により製造される半導体記憶装置は、現在の工程能力
を勘案するとき、高集積化される程定電容量確保問題は
解決され難く、製品が生産されても低品質の製品を生産
するようになって価格競争で立ち遅れるようになる。
【０００８】従って、本発明の目的は、高集積化に適合
な定電容量を確保できる半導体記憶装置のキャパシター
構造を提供するにある。
な定電容量を確保できる半導体記憶装置のキャパシター
構造を提供するにある。
【０００９】本発明の別の目的を前述したキャパシター
構造を実現することができる適切な製造方法を提供する
にある。
構造を実現することができる適切な製造方法を提供する
にある。
【００１０】
【課題を解決するための手段】上記目的解決を達成する
ために本発明は、ソース，ドレイン，ゲート酸化膜，お
よびゲート電極で構成されたトランジスターのドレイン
にビットラインを接続し、全体構造上部に第１絶縁膜を
形成する工程；上記第１絶縁膜の選択的蝕刻によりソー
ス部位を露出させ、上記ソースと接続されるよう全体構
造上部に第１導電層形成する工程；第２絶縁膜を全体構
造上部に形成し、上記第２絶縁膜上部の一定を部位を選
択蝕刻する工程；上記第２絶縁膜の蝕刻側壁に上記第２
絶縁膜の蝕刻マスクとして用いられるスペーサー第２導
電層を形成する工程；上記スペーサー第２導電層を蝕刻
マスクとして、上記第２絶縁膜を蝕刻して、ソースと接
続されている第１導電層を露出させ、上記第１導電層と
接続される一定の大きさの第３導電層を形成する工程；
上記スペーサーの下に残留している第２絶縁膜を除去し
て空洞領域を形成し、上記空洞領域形成により露出され
た第１，第２，第３導電層表面に誘電層表面に誘電膜を
形成する工程；上記誘電膜表面上部に第４導電層を形成
する工程を含んでいることを特徴とする。
ために本発明は、ソース，ドレイン，ゲート酸化膜，お
よびゲート電極で構成されたトランジスターのドレイン
にビットラインを接続し、全体構造上部に第１絶縁膜を
形成する工程；上記第１絶縁膜の選択的蝕刻によりソー
ス部位を露出させ、上記ソースと接続されるよう全体構
造上部に第１導電層形成する工程；第２絶縁膜を全体構
造上部に形成し、上記第２絶縁膜上部の一定を部位を選
択蝕刻する工程；上記第２絶縁膜の蝕刻側壁に上記第２
絶縁膜の蝕刻マスクとして用いられるスペーサー第２導
電層を形成する工程；上記スペーサー第２導電層を蝕刻
マスクとして、上記第２絶縁膜を蝕刻して、ソースと接
続されている第１導電層を露出させ、上記第１導電層と
接続される一定の大きさの第３導電層を形成する工程；
上記スペーサーの下に残留している第２絶縁膜を除去し
て空洞領域を形成し、上記空洞領域形成により露出され
た第１，第２，第３導電層表面に誘電層表面に誘電膜を
形成する工程；上記誘電膜表面上部に第４導電層を形成
する工程を含んでいることを特徴とする。
【００１１】
【作用】本発明によれば電荷保存容量を増加させること
により、高集積化されたＤＲＡＭを製造することができ
るのみならず、記憶素子の信頼性を向上させることがで
きる効果がある。
により、高集積化されたＤＲＡＭを製造することができ
るのみならず、記憶素子の信頼性を向上させることがで
きる効果がある。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１３】図１（Ａ）の通り、Ｐ−ｗｅｌｌ（または
Ｎ−ｗｅｌｌ）が形成された半導体基板１上にＬＯＣＯ
Ｓ方式でフィールド酸化膜２を成長させ、次いでゲート
酸化膜とゲート電極およびワード線用ポリシリコンを時
間の遅延なく蒸着した後、上記ポリシリコンに不純物注
入工程を施し、障壁酸化膜６を蒸着する。そして、マス
クを利用して酸化膜６とポリシリコン膜を所定の大きさ
に蝕刻してゲート電極４およびワード線５のパターンを
形成し、相対的に低濃度であるＮ型（またはＰ型）不純
物イオン注入を施し、スペーサー酸化膜７を形成した
後、相対的に高濃度であるＮ型（またはＰ型）不純物イ
オン注入を施し、ＬＤＤ構造のソースおよびドレイン
８′，８活性領域を有するトランジスターを形成する。
Ｎ−ｗｅｌｌ）が形成された半導体基板１上にＬＯＣＯ
Ｓ方式でフィールド酸化膜２を成長させ、次いでゲート
酸化膜とゲート電極およびワード線用ポリシリコンを時
間の遅延なく蒸着した後、上記ポリシリコンに不純物注
入工程を施し、障壁酸化膜６を蒸着する。そして、マス
クを利用して酸化膜６とポリシリコン膜を所定の大きさ
に蝕刻してゲート電極４およびワード線５のパターンを
形成し、相対的に低濃度であるＮ型（またはＰ型）不純
物イオン注入を施し、スペーサー酸化膜７を形成した
後、相対的に高濃度であるＮ型（またはＰ型）不純物イ
オン注入を施し、ＬＤＤ構造のソースおよびドレイン
８′，８活性領域を有するトランジスターを形成する。
【００１４】次いで、図１（Ｂ）の通り、全体構造上部
に酸化膜９を形成し、マスクを利用して酸化膜９を選択
蝕刻してトランジスターのソース８′にコンタクトホー
ルを形成し、不純物が注入されたポリシリコン膜１０を
蒸着して所定の大きさに形成する。ここで、酸化膜９は
ポリシリコン膜１０を蝕刻するとき、トランジスターの
ドレイン８を保護する役割をし、ポリシリコン膜１０は
コンタクトパッド（Ｃｏｎｔａｃｔ ｐａｄ）の役割と
その後続工程での電荷保存電極の役割を同時にするよう
になる。
に酸化膜９を形成し、マスクを利用して酸化膜９を選択
蝕刻してトランジスターのソース８′にコンタクトホー
ルを形成し、不純物が注入されたポリシリコン膜１０を
蒸着して所定の大きさに形成する。ここで、酸化膜９は
ポリシリコン膜１０を蝕刻するとき、トランジスターの
ドレイン８を保護する役割をし、ポリシリコン膜１０は
コンタクトパッド（Ｃｏｎｔａｃｔ ｐａｄ）の役割と
その後続工程での電荷保存電極の役割を同時にするよう
になる。
【００１５】図１（Ｃ）の通り、高温酸化方法により一
定厚さの絶縁酸化膜１１とＢＰＳＧ膜１２を形成し、高
温の平坦化工程を施した後、その上に一定厚さのマスク
ポリシリコン膜１３を蒸着し、ビット線コンタクトホー
ルマスクを利用してマスクポリシリコン膜１３と若干の
ＢＰＳＧ膜１２を蝕刻した後、一定厚さのポリシリコン
膜を蒸着し、非等方性方式により蝕刻してスペーサーポ
リシリコン膜１４を形成する。そして、これらポリシリ
コン膜１３，１４とＢＰＳＧ膜１２の蝕刻選択比を利用
した自己整列方式によりトランジスターのドレイン８上
にコンタクトホールを形成し、このコンタクトホールを
通じて不純物が注入されたポリシリコンとシリサイドを
順次に蒸着したポリサイドをドレイン８と接続させ、マ
スクを利用して所定の大きさにビット線パターンを形成
する。
定厚さの絶縁酸化膜１１とＢＰＳＧ膜１２を形成し、高
温の平坦化工程を施した後、その上に一定厚さのマスク
ポリシリコン膜１３を蒸着し、ビット線コンタクトホー
ルマスクを利用してマスクポリシリコン膜１３と若干の
ＢＰＳＧ膜１２を蝕刻した後、一定厚さのポリシリコン
膜を蒸着し、非等方性方式により蝕刻してスペーサーポ
リシリコン膜１４を形成する。そして、これらポリシリ
コン膜１３，１４とＢＰＳＧ膜１２の蝕刻選択比を利用
した自己整列方式によりトランジスターのドレイン８上
にコンタクトホールを形成し、このコンタクトホールを
通じて不純物が注入されたポリシリコンとシリサイドを
順次に蒸着したポリサイドをドレイン８と接続させ、マ
スクを利用して所定の大きさにビット線パターンを形成
する。
【００１６】次いで、図２（Ａ）の通り、素子間絶縁の
ために高温酸化方法により一定厚さの絶縁酸化膜１６を
形成した後、その上に一定厚さのＢＰＳＧ膜１７を形成
し、全面蝕刻で平坦化工程を施し、電荷保存コンタクト
ホールマスクを利用してＢＰＳＧ膜１７，酸化膜１６，
ＢＰＳＧ膜１２，絶縁酸化膜１１を順次に蝕刻してポリ
シリコン膜１０上にコンタクトホールを形成し、このコ
ンタクトホールを通じてポリシリコン膜１０と接続され
るよう不純物が注入されたポリシリコン膜１８を形成す
る。ここで、絶縁酸化膜１６蒸着等の後続高温熱処理工
程を通じて蝕刻マスク用ポリシリコン１３とスペーサー
ポリシリコン１４は、不純物が拡散されてポリサイドと
共にビット線１５の役割をするようになる。
ために高温酸化方法により一定厚さの絶縁酸化膜１６を
形成した後、その上に一定厚さのＢＰＳＧ膜１７を形成
し、全面蝕刻で平坦化工程を施し、電荷保存コンタクト
ホールマスクを利用してＢＰＳＧ膜１７，酸化膜１６，
ＢＰＳＧ膜１２，絶縁酸化膜１１を順次に蝕刻してポリ
シリコン膜１０上にコンタクトホールを形成し、このコ
ンタクトホールを通じてポリシリコン膜１０と接続され
るよう不純物が注入されたポリシリコン膜１８を形成す
る。ここで、絶縁酸化膜１６蒸着等の後続高温熱処理工
程を通じて蝕刻マスク用ポリシリコン１３とスペーサー
ポリシリコン１４は、不純物が拡散されてポリサイドと
共にビット線１５の役割をするようになる。
【００１７】図２（Ｂ）はＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓ
ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜のような一定厚さの犠
牲酸化膜１９を全体構造一部に形成し、全面蝕刻で平坦
化工程を施した後、さらに一定厚さの犠牲酸化膜２０を
蒸着し、マスクを利用して所定の大きさにパターンを形
成し、一定厚さのポリシリコンを蒸着して非等方性蝕刻
によりスペーサーポリシリコン膜２８を形成する工程を
示している。
ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜のような一定厚さの犠
牲酸化膜１９を全体構造一部に形成し、全面蝕刻で平坦
化工程を施した後、さらに一定厚さの犠牲酸化膜２０を
蒸着し、マスクを利用して所定の大きさにパターンを形
成し、一定厚さのポリシリコンを蒸着して非等方性蝕刻
によりスペーサーポリシリコン膜２８を形成する工程を
示している。
【００１８】そして、図３（Ａ）の通り、ポリシリコン
と酸化膜の選択比を利用してポリシリコン１８が露出さ
れるよう犠牲酸化膜１９を蝕刻し、次いでポリシリコン
膜２２を蒸着した後、マスクを利用してポリシリコン膜
２２を所定の大きさに蝕刻し、感光膜２４が存在する状
態で犠牲酸化膜１９を湿式蝕刻して空洞領域２３を形成
したもので、後続工程で三つのポリシリコン膜１０，１
８，２２が電荷保存電極を形成する。
と酸化膜の選択比を利用してポリシリコン１８が露出さ
れるよう犠牲酸化膜１９を蝕刻し、次いでポリシリコン
膜２２を蒸着した後、マスクを利用してポリシリコン膜
２２を所定の大きさに蝕刻し、感光膜２４が存在する状
態で犠牲酸化膜１９を湿式蝕刻して空洞領域２３を形成
したもので、後続工程で三つのポリシリコン膜１０，１
８，２２が電荷保存電極を形成する。
【００１９】次いで、図３（Ｂ）の通り、感光膜２４を
そのまま利用して、露光されたポリシリコン膜１８を乾
式蝕刻し、感光膜２４を除去した後、犠牲酸化膜１９を
湿式蝕刻により増大された有効面積を含む電荷保存電極
の表面に沿ってＮＯまたはＯＮＯ複合構造の誘電膜２８
を形成し、誘電膜２８上に不純物が注入されたポリシリ
コン膜２６を蒸着した後、マスクを利用して所定の大き
さにポリシリコン膜２６を蝕刻してプレート電極２６を
形成することにより、本発明による電荷保存キャパシタ
ーを有する新たな構造のＤＲＡＭセルの工程が完成す
る。ここで、誘電膜２５を成長させる等の後続熱工程を
通じてスペーサーポリシリコン２８は不純物が拡散され
て、１，２，３次電荷保存電極ポリシリコン１０，１
８，２２と共に電荷保存電極の役割をするようになる。
そのまま利用して、露光されたポリシリコン膜１８を乾
式蝕刻し、感光膜２４を除去した後、犠牲酸化膜１９を
湿式蝕刻により増大された有効面積を含む電荷保存電極
の表面に沿ってＮＯまたはＯＮＯ複合構造の誘電膜２８
を形成し、誘電膜２８上に不純物が注入されたポリシリ
コン膜２６を蒸着した後、マスクを利用して所定の大き
さにポリシリコン膜２６を蝕刻してプレート電極２６を
形成することにより、本発明による電荷保存キャパシタ
ーを有する新たな構造のＤＲＡＭセルの工程が完成す
る。ここで、誘電膜２５を成長させる等の後続熱工程を
通じてスペーサーポリシリコン２８は不純物が拡散され
て、１，２，３次電荷保存電極ポリシリコン１０，１
８，２２と共に電荷保存電極の役割をするようになる。
【００２０】図４は本発明の理解を助けるために図３
（Ｂ）のＡ−Ａ′切断線に沿って平行方向の断面を示し
たもので、図３（Ａ）の空洞領域がどのようにキャパシ
ターに形成されたのかが容易に分かる。
（Ｂ）のＡ−Ａ′切断線に沿って平行方向の断面を示し
たもので、図３（Ａ）の空洞領域がどのようにキャパシ
ターに形成されたのかが容易に分かる。
【００２１】
【発明の効果】上記の通り本発明は、電荷保存容量を増
加させることにより、高集積されたＤＲＡＭを製造する
ことができるのみならず、記憶素子の信頼性を向上させ
る効果がある。
加させることにより、高集積されたＤＲＡＭを製造する
ことができるのみならず、記憶素子の信頼性を向上させ
る効果がある。
【００２２】さらに、本発明は上記の実施例に限定され
なく、多くの変形が本発明の属する技術分野で通常の技
術を有する者により可能であるのは明らかである。
なく、多くの変形が本発明の属する技術分野で通常の技
術を有する者により可能であるのは明らかである。
【図１】（Ａ），（Ｂ），（Ｃ）は本発明による半導体
記憶装置のキャパシター製造方法を示す断面図である。
記憶装置のキャパシター製造方法を示す断面図である。
【図２】（Ａ），（Ｂ）は本発明による半導体記憶装置
のキャパシター製造方法を示す断面図である。
のキャパシター製造方法を示す断面図である。
【図３】（Ａ），（Ｂ）は本発明による半導体記憶装置
のキャパシター製造方法を示す断面図である。
のキャパシター製造方法を示す断面図である。
【図４】図３（Ｂ）のＡ−Ａ′線で切断してみた半導体
記憶装置を示す断面図である。
記憶装置を示す断面図である。
【図５】従来の方法による半導体記憶装置のキャパシタ
ー製造方法により製造された半導体記憶装置を示す断面
図である。
ー製造方法により製造された半導体記憶装置を示す断面
図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ワード線 ６ 障壁酸化膜 ７ スペーサー酸化膜 ８ ドレイン ８′ ソース ９，１１，１６ 絶縁酸化膜 １０，１３，１８，２２，２７ ポリシリコン膜 １２，１７ ＢＰＳＧ膜 １４，２１，２８ スペーサーポリシリコン膜 １５ ビットライン １９，２０ 犠牲酸化膜 ２４ 感光膜 ２５ 誘電膜 ２６ プレート電極
Claims (6)
- 【請求項１】 ソース，ドレイン，ゲート酸化膜，及び
ゲート電極で構成されたトランジスターのドレインにビ
ットラインを接続して、全体構造上部に第１絶縁膜を形
成する工程；上記第１絶縁膜の選択的蝕刻によりソース
部位を露出させ、上記ソースと接続されるよう全体構造
上部に第１導電層を形成する工程；第２絶縁膜を全体構
造上部に形成し、上記第２絶縁膜上部の一定部位を選択
蝕刻する工程；上記第２絶縁膜の蝕刻側壁に上記第２絶
縁膜の蝕刻マスクとして用いられるスペーサー第２導電
層を形成する工程；上記スペーサー第２導電層を蝕刻マ
スクとして、上記第２絶縁膜を蝕刻して、ソースと接続
されている第１導電層を露出させ、上記第１導電層と接
続される一定の大きさの第３導電層を形成する工程；上
記スペーサーの下に残留している第２絶縁膜を除去して
空洞領域を形成し、上記空洞領域形成により露出された
第１，第２，第３導電層の表面に誘電膜を形成する工
程；上記誘電膜の表面上部に第４導電層を形成する工程
を含んでいることを特徴とする半導体記憶装置のキャパ
シター製造方法。 - 【請求項２】 請求項１記載の方法において、上記第１
絶縁膜形成工程は、ソースに接続されるが、ゲート電極
を、上部を絶縁する絶縁膜上部まで拡張されるパッド用
第５導電層を形成する工程をさらに含んでいることを特
徴とする半導体記憶装置のキャパシター製造方法。 - 【請求項３】 請求項１記載の方法において、上記第２
絶縁膜は所定の厚さを有し平坦化された第１犠牲酸化膜
と後続工程にて形成される洞空領域の大きさを決定する
第２犠牲酸化膜で成ることを特徴とする半導体記憶装置
のキャパシター製造方法。 - 【請求項４】 請求項２記載の方法において、上記第
１，第２，第３，第４，第５導電層は不純物が注入され
たポリシリコン膜で構成されることを特徴とする半導体
記憶装置のキャパシター製造方法。 - 【請求項５】 請求項３記載の方法において、上記第
１，第２，第３，第４，第５導電層は不純物が注入され
たポリシリコン膜で構成されることを特徴とする半導体
記憶装置のキャパシター製造方法。 - 【請求項６】 請求項３記載の方法において、上記第
１，第２犠牲酸化膜はＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）膜であることを特徴とする半
導体記憶装置のキャパシター製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027337A KR960006718B1 (ko) | 1992-12-31 | 1992-12-31 | 반도체 기억장치의 커패시터 및 그 제조방법 |
| KR1992-27337 | 1992-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232365A true JPH06232365A (ja) | 1994-08-19 |
| JP2648448B2 JP2648448B2 (ja) | 1997-08-27 |
Family
ID=19348501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5338046A Expired - Fee Related JP2648448B2 (ja) | 1992-12-31 | 1993-12-28 | 半導体記憶装置のキャパシター製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5372965A (ja) |
| JP (1) | JP2648448B2 (ja) |
| KR (1) | KR960006718B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960009998B1 (ko) * | 1992-06-08 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리장치의 제조방법 |
| KR950014980A (ko) * | 1993-11-19 | 1995-06-16 | 김주용 | 반도체 소자의 캐패시터 형성방법 |
| US5452244A (en) * | 1994-08-10 | 1995-09-19 | Cirrus Logic, Inc. | Electronic memory and methods for making and using the same |
| US5543345A (en) * | 1995-12-27 | 1996-08-06 | Vanguard International Semiconductor Corp. | Method for fabricating crown capacitors for a dram cell |
| US5712202A (en) * | 1995-12-27 | 1998-01-27 | Vanguard International Semiconductor Corporation | Method for fabricating a multiple walled crown capacitor of a semiconductor device |
| US5796138A (en) * | 1996-08-16 | 1998-08-18 | United Microelectronics Corporation | Semiconductor memory device having a tree type capacitor |
| GB2321777A (en) * | 1996-08-16 | 1998-08-05 | United Microelectronics Corp | Stacked capacitor fabrication method |
| GB2321772A (en) * | 1996-08-16 | 1998-08-05 | United Microelectronics Corp | A method of fabricating a semiconductor memory device |
| GB2321776A (en) * | 1996-08-16 | 1998-08-05 | United Microelectronics Corp | Method of fabricating a stacked capacitor |
| TW468276B (en) * | 1998-06-17 | 2001-12-11 | United Microelectronics Corp | Self-aligned method for forming capacitor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930008583B1 (ko) * | 1990-10-25 | 1993-09-09 | 현대전자산업주식회사 | 스택캐패시터 및 그 제조방법 |
-
1992
- 1992-12-31 KR KR1019920027337A patent/KR960006718B1/ko not_active IP Right Cessation
-
1993
- 1993-12-28 JP JP5338046A patent/JP2648448B2/ja not_active Expired - Fee Related
- 1993-12-30 US US08/174,322 patent/US5372965A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2648448B2 (ja) | 1997-08-27 |
| US5372965A (en) | 1994-12-13 |
| KR940016806A (ko) | 1994-07-25 |
| KR960006718B1 (ko) | 1996-05-22 |
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