JPH06338594A - 半導体素子のキャパシター製造方法 - Google Patents
半導体素子のキャパシター製造方法Info
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- JPH06338594A JPH06338594A JP6130825A JP13082594A JPH06338594A JP H06338594 A JPH06338594 A JP H06338594A JP 6130825 A JP6130825 A JP 6130825A JP 13082594 A JP13082594 A JP 13082594A JP H06338594 A JPH06338594 A JP H06338594A
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- polysilicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
(57)【要約】
【目的】 半導体素子のキャパシター容量を増大させ
る。 【構成】 トランジスターの活性領域にポリシリコン膜
(29)をコンタクトさせ、そのポリシリコン膜(2
9)上に一定大きさの感光膜パターン(30)を形成
し、上記感光膜パターン(30)とスペーサー酸化膜
(31)をエッチングマスクとして露出されたポリシリ
コン膜(9)の一部の厚さをエッチングし、感光膜パタ
ーン(30)を除去し、一定厚さのポリシリコン膜(3
2)を蒸着し、その全面をエッチングして、上記スペー
サー酸化膜(31)側壁にスペーサーポリシリコン膜
(12′)を形成し、スペーサー酸化膜(31)とスペ
ーサーポリシリコン膜(32′)をエッチングマスクと
して露出されている上記ポリシリコン膜(29)を、既
に形成されている上記スペーサーポリシリコン膜(3
2′)内側のポリシリコン膜(29)は、一部が残留す
るようエッチングする。
る。 【構成】 トランジスターの活性領域にポリシリコン膜
(29)をコンタクトさせ、そのポリシリコン膜(2
9)上に一定大きさの感光膜パターン(30)を形成
し、上記感光膜パターン(30)とスペーサー酸化膜
(31)をエッチングマスクとして露出されたポリシリ
コン膜(9)の一部の厚さをエッチングし、感光膜パタ
ーン(30)を除去し、一定厚さのポリシリコン膜(3
2)を蒸着し、その全面をエッチングして、上記スペー
サー酸化膜(31)側壁にスペーサーポリシリコン膜
(12′)を形成し、スペーサー酸化膜(31)とスペ
ーサーポリシリコン膜(32′)をエッチングマスクと
して露出されている上記ポリシリコン膜(29)を、既
に形成されている上記スペーサーポリシリコン膜(3
2′)内側のポリシリコン膜(29)は、一部が残留す
るようエッチングする。
Description
【0001】
【産業上の利用分野】本発明は半導体素子の製造工程中
のキャパシター製造方法に関し、特に電荷貯蔵電極の有
効面積を増大させることにより電荷貯蔵容量が増加され
た半導体素子のキャパシタ−製造方法に関する。
のキャパシター製造方法に関し、特に電荷貯蔵電極の有
効面積を増大させることにより電荷貯蔵容量が増加され
た半導体素子のキャパシタ−製造方法に関する。
【0002】
【従来の技術】汎用の半導体メモリ素子であるDRAM
(Dynamic Random Access Me
mory)の高集積化に関連する重要な要因としてはセ
ルの面積減少とそれに伴う電荷貯蔵容量確保の限界を挙
げることができる。しかし、半導体集積回路の高集積化
を達成するためにチップとセルの単位面積減少は必然的
であり、これに従って一定水準以上のキャパシター容量
確保のために高度の工程技術開発と共に、素子の信頼性
確保は切実な解決課題となっている。
(Dynamic Random Access Me
mory)の高集積化に関連する重要な要因としてはセ
ルの面積減少とそれに伴う電荷貯蔵容量確保の限界を挙
げることができる。しかし、半導体集積回路の高集積化
を達成するためにチップとセルの単位面積減少は必然的
であり、これに従って一定水準以上のキャパシター容量
確保のために高度の工程技術開発と共に、素子の信頼性
確保は切実な解決課題となっている。
【0003】従来のキャパシター形成方法を添付した図
面図1を参照して考察してみれば次の通りである。先
ず、シリコン基板1上にフィールド酸化膜2を形成し、
ゲート酸化膜3を形成した後、ポリシリコン膜を蒸着す
る。さらに不純物を注入して、ゲート電極4及びワード
線4′パターンを形成した後、高集積化に伴うMOSF
ETの電気的特性を改善するためにスペーサー酸化膜5
を利用したLDD構造の活性領域6,6′を有するMO
SFETを形成する。
面図1を参照して考察してみれば次の通りである。先
ず、シリコン基板1上にフィールド酸化膜2を形成し、
ゲート酸化膜3を形成した後、ポリシリコン膜を蒸着す
る。さらに不純物を注入して、ゲート電極4及びワード
線4′パターンを形成した後、高集積化に伴うMOSF
ETの電気的特性を改善するためにスペーサー酸化膜5
を利用したLDD構造の活性領域6,6′を有するMO
SFETを形成する。
【0004】次いで、一定厚さの絶縁酸化膜7を形成し
た後、活性領域6を露出させるコンタクトホールを形成
し、コンタクトホール上に不純物が注入された電荷貯蔵
電極用ポリシリコン膜9を蒸着して活性領域6と接続さ
せ、マスク工程を経て所定の大きさに電荷貯蔵電極を形
成する。続いて、NO(nitride−oxide)
又はONO(oxide−nitride−oxid
e)複合構造の誘電膜13を形成し、誘電膜13上に不
純物が注入されたポリシリコン膜を所定の大きさにパタ
ーニングしてプレート電極14を形成することによりキ
ャパシターを形成する。
た後、活性領域6を露出させるコンタクトホールを形成
し、コンタクトホール上に不純物が注入された電荷貯蔵
電極用ポリシリコン膜9を蒸着して活性領域6と接続さ
せ、マスク工程を経て所定の大きさに電荷貯蔵電極を形
成する。続いて、NO(nitride−oxide)
又はONO(oxide−nitride−oxid
e)複合構造の誘電膜13を形成し、誘電膜13上に不
純物が注入されたポリシリコン膜を所定の大きさにパタ
ーニングしてプレート電極14を形成することによりキ
ャパシターを形成する。
【0005】しかし、上記の従来方法は、現在の工程能
力を勘案するとき、素子が高集積化されるに従って要求
されるセルの電荷貯蔵容量確保に困難が伴い、更に素子
の信頼性が低下する等の問題点が伴う。
力を勘案するとき、素子が高集積化されるに従って要求
されるセルの電荷貯蔵容量確保に困難が伴い、更に素子
の信頼性が低下する等の問題点が伴う。
【0006】
【発明が解決しようとする課題】上記の問題点を解決す
るのが本発明の目的で、電荷貯蔵容量を増加させて、素
子の信頼性を向上させる半導体素子のキャパシター製造
方法を提供しようとするものである。
るのが本発明の目的で、電荷貯蔵容量を増加させて、素
子の信頼性を向上させる半導体素子のキャパシター製造
方法を提供しようとするものである。
【0007】
【課題を解決するための手段】従って、上記目的を達成
するための本発明は、トランジスター全体構造上部に絶
縁膜を塗布して平坦化し、上記トランジスターの活性領
域に電荷貯蔵電極用ポリシリコン膜をコンタクトさせる
段階;上記ポリシリコン膜上に一定の大きさの感光膜パ
ターンを形成し、上記感光膜パターン側壁にスペーサー
絶縁膜を形成する段階;上記感光膜パターンとスペーサ
ー絶縁膜をエッチングマスクとして露出されたポリシリ
コン膜を一部エッチングする段階;上記感光膜パターン
を除去した後に、全体構造上部に一定厚さのポリシリコ
ン膜を形成し、全面エッチングして上記スペーサー絶縁
膜側壁にスペーサーポリシリコン膜を形成する段階;上
記スペーサー絶縁膜とスペーサーポリシリコン膜をエッ
チングマスクとして、露出されている上記ポリシリコン
膜をエッチングするが、既に形成されている上記スペー
サーポリシリコン膜内側のポリシリコン膜は一部が残留
されるようエッチングする段階;上記スペーサー絶縁膜
を除去する段階;及び露出されている上記ポリシリコン
膜とスペーサーポリシリコン膜上に誘電膜を蒸着した
後、プレート電極を形成する段階を含むことを特徴とす
る。
するための本発明は、トランジスター全体構造上部に絶
縁膜を塗布して平坦化し、上記トランジスターの活性領
域に電荷貯蔵電極用ポリシリコン膜をコンタクトさせる
段階;上記ポリシリコン膜上に一定の大きさの感光膜パ
ターンを形成し、上記感光膜パターン側壁にスペーサー
絶縁膜を形成する段階;上記感光膜パターンとスペーサ
ー絶縁膜をエッチングマスクとして露出されたポリシリ
コン膜を一部エッチングする段階;上記感光膜パターン
を除去した後に、全体構造上部に一定厚さのポリシリコ
ン膜を形成し、全面エッチングして上記スペーサー絶縁
膜側壁にスペーサーポリシリコン膜を形成する段階;上
記スペーサー絶縁膜とスペーサーポリシリコン膜をエッ
チングマスクとして、露出されている上記ポリシリコン
膜をエッチングするが、既に形成されている上記スペー
サーポリシリコン膜内側のポリシリコン膜は一部が残留
されるようエッチングする段階;上記スペーサー絶縁膜
を除去する段階;及び露出されている上記ポリシリコン
膜とスペーサーポリシリコン膜上に誘電膜を蒸着した
後、プレート電極を形成する段階を含むことを特徴とす
る。
【0008】以下、添付した図面図2〜図6を参照して
本発明を詳述する。先ず、図2の通り、ウエルが形成さ
れたシリコン基板21上に選択酸化法によりフィールド
酸化膜22を形成し、次いで、ゲート酸化膜23とゲー
ト電極及びワード線用ポリシリコン膜を時間遅延なく蒸
着した後、上記ポリシリコン膜に不純物注入工程を施
し、マスクを利用してポリシリコン膜を所定の大きさに
エッチングしてゲート電極24及びワード線24′を形
成する。その次に、相対的に低濃度であるN型不純物を
イオン注入してスペーサー酸化膜25を形成した後、相
対的に高濃度であるN型不純物をイオン注入してLDD
構造の活性領域26,26′を有するMOSFETを形
成し、一定厚さの絶縁酸化膜27を全体構造上部に形成
した後、全面エッチングにより平坦化工程を施した後、
障壁役割を遂行するシリコン窒化膜28を上記絶縁膜2
7上に一定厚さに形成し、マスクを利用した選択エッチ
ングによりシリコン窒化膜28と酸化膜27の一部をエ
ッチングしてMOSFETの活性領域26にコンタクト
ホールを形成させて、そこに不純物が注入された電荷貯
蔵電極用ポリシリコン膜29をコンタクトさせる。この
際、上記電荷貯蔵電極29はワード線24′とゲート電
極24より広くされている。
本発明を詳述する。先ず、図2の通り、ウエルが形成さ
れたシリコン基板21上に選択酸化法によりフィールド
酸化膜22を形成し、次いで、ゲート酸化膜23とゲー
ト電極及びワード線用ポリシリコン膜を時間遅延なく蒸
着した後、上記ポリシリコン膜に不純物注入工程を施
し、マスクを利用してポリシリコン膜を所定の大きさに
エッチングしてゲート電極24及びワード線24′を形
成する。その次に、相対的に低濃度であるN型不純物を
イオン注入してスペーサー酸化膜25を形成した後、相
対的に高濃度であるN型不純物をイオン注入してLDD
構造の活性領域26,26′を有するMOSFETを形
成し、一定厚さの絶縁酸化膜27を全体構造上部に形成
した後、全面エッチングにより平坦化工程を施した後、
障壁役割を遂行するシリコン窒化膜28を上記絶縁膜2
7上に一定厚さに形成し、マスクを利用した選択エッチ
ングによりシリコン窒化膜28と酸化膜27の一部をエ
ッチングしてMOSFETの活性領域26にコンタクト
ホールを形成させて、そこに不純物が注入された電荷貯
蔵電極用ポリシリコン膜29をコンタクトさせる。この
際、上記電荷貯蔵電極29はワード線24′とゲート電
極24より広くされている。
【0009】次いで、図3の通り、電荷貯蔵電極マスク
を利用して感光膜パターン30を現像した後、全体構造
上部に犠牲酸化膜を形成して犠牲酸化膜を異方性エッチ
ングすることにより感光膜パターン30側壁に一定厚さ
のスペーサー犠牲酸化膜31を形成する。そして、図4
の通り、感光膜パターン30とスペーサー犠牲酸化膜3
1をエッチングマスクとして電荷貯蔵電極用ポリシリコ
ン膜29の一部を部分的にエッチングし、感光膜パター
ン30を除去した後、一定厚さのポリシリコン膜32を
全体構造上部に形成する。
を利用して感光膜パターン30を現像した後、全体構造
上部に犠牲酸化膜を形成して犠牲酸化膜を異方性エッチ
ングすることにより感光膜パターン30側壁に一定厚さ
のスペーサー犠牲酸化膜31を形成する。そして、図4
の通り、感光膜パターン30とスペーサー犠牲酸化膜3
1をエッチングマスクとして電荷貯蔵電極用ポリシリコ
ン膜29の一部を部分的にエッチングし、感光膜パター
ン30を除去した後、一定厚さのポリシリコン膜32を
全体構造上部に形成する。
【0010】図5は上記ポリシリコン膜を全面的にエッ
チングすることによりスペーサーポリシリコン膜32′
を形成したもので、上記図4においてエッチングされて
残ったポリシリコン膜29の両側がエッチングされて隣
接セルと電荷貯蔵電極が分離されると共に、ポリシリコ
ン膜29に中央部分に段差が形成されたシリンダー型の
電荷貯蔵電極が形成される。
チングすることによりスペーサーポリシリコン膜32′
を形成したもので、上記図4においてエッチングされて
残ったポリシリコン膜29の両側がエッチングされて隣
接セルと電荷貯蔵電極が分離されると共に、ポリシリコ
ン膜29に中央部分に段差が形成されたシリンダー型の
電荷貯蔵電極が形成される。
【0011】続いて、図6の通り、スペーサー犠牲酸化
膜31を湿式エッチングにより除去した後、スペーサー
ポリシリコン膜32′とポリシリコン膜29の表面に沿
ってNO又はONO複合構造の誘電膜33を形成した
後、不純物が注入されたポリシリコン膜を蒸着し、マス
クを利用して所定大きさにパターニングしてプレート電
極34を形成することにより、本発明によるキャパシタ
ーを完成する。ここで、誘電膜33を成長させる等の後
続熱工程を通じてスペーサーポリシリコン膜32′は不
純物が拡散されて電荷貯蔵電極ポリシリコン膜29と共
に電荷貯蔵電極の役割を果たす。更に、スペーサー犠牲
酸化膜31エッチング時にポリシリコン膜29下部に形
成されている絶縁酸化膜27の一部分までエッチングさ
れるようシリコン窒化膜28を用いない方法も可能であ
る。更に、上記誘電膜33は電荷貯蔵容量を増加させる
ためにタンタルムオキサイド膜(Ta2O5)を使用する
ことができる。
膜31を湿式エッチングにより除去した後、スペーサー
ポリシリコン膜32′とポリシリコン膜29の表面に沿
ってNO又はONO複合構造の誘電膜33を形成した
後、不純物が注入されたポリシリコン膜を蒸着し、マス
クを利用して所定大きさにパターニングしてプレート電
極34を形成することにより、本発明によるキャパシタ
ーを完成する。ここで、誘電膜33を成長させる等の後
続熱工程を通じてスペーサーポリシリコン膜32′は不
純物が拡散されて電荷貯蔵電極ポリシリコン膜29と共
に電荷貯蔵電極の役割を果たす。更に、スペーサー犠牲
酸化膜31エッチング時にポリシリコン膜29下部に形
成されている絶縁酸化膜27の一部分までエッチングさ
れるようシリコン窒化膜28を用いない方法も可能であ
る。更に、上記誘電膜33は電荷貯蔵容量を増加させる
ためにタンタルムオキサイド膜(Ta2O5)を使用する
ことができる。
【0012】図7は本発明の理解を助けるために図6の
切断線A−A′に沿った断面図であって、隣接セルの電
荷貯蔵電極の一部も一緒に示した。上記の通り成る本発
明は、スペーサーポリシリコン膜、ポリシリコン膜の溝
による段差を利用することにより、電荷貯蔵電極マスク
よりキャパシターの有効面積を増加させることができ、
従って、電荷貯蔵容量の増加により素子の信頼性を向上
させる効果がある。
切断線A−A′に沿った断面図であって、隣接セルの電
荷貯蔵電極の一部も一緒に示した。上記の通り成る本発
明は、スペーサーポリシリコン膜、ポリシリコン膜の溝
による段差を利用することにより、電荷貯蔵電極マスク
よりキャパシターの有効面積を増加させることができ、
従って、電荷貯蔵容量の増加により素子の信頼性を向上
させる効果がある。
【図1】 従来の方法により形成されたキャパシター断
面図。
面図。
【図2】 本発明に係る一実施例のキャパシター形成工
程断面図。
程断面図。
【図3】 本発明に係る一実施例のキャパシター形成工
程断面図。
程断面図。
【図4】 本発明に係る一実施例のキャパシター形成工
程断面図。
程断面図。
【図5】 本発明に係る一実施例のキャパシター形成工
程断面図。
程断面図。
【図6】 本発明に係る一実施例のキャパシター形成工
程断面図。
程断面図。
【図7】 図6の切断線A−A′に沿った断面図。
1,21…シリコン基板、2,22…フィールド酸化
膜、3,23…ゲート酸化膜、4,24…ゲート電極、
4′,24′…ワード線、5,25…スペーサー酸化
膜、6,6′,26,26′…活性領域、7,27…絶
縁酸化膜、9,29…ポリシリコン膜、13,33…誘
電膜、14,34…プレート電極、28…シリコン窒化
膜、30…感光膜、31…スペーサー犠牲酸化膜、32
…ポリシリコン膜、32′…スペーサーポリシリコン
膜。
膜、3,23…ゲート酸化膜、4,24…ゲート電極、
4′,24′…ワード線、5,25…スペーサー酸化
膜、6,6′,26,26′…活性領域、7,27…絶
縁酸化膜、9,29…ポリシリコン膜、13,33…誘
電膜、14,34…プレート電極、28…シリコン窒化
膜、30…感光膜、31…スペーサー犠牲酸化膜、32
…ポリシリコン膜、32′…スペーサーポリシリコン
膜。
Claims (4)
- 【請求項1】 半導体素子のキャパシター製造方法にお
いて、 トランジスター全体構造上部に絶縁膜を塗布して平坦化
し、上記トランジスターの活性領域に電荷貯蔵電極用ポ
リシリコン膜(29)をコンタクトさせる段階;上記ポ
リシリコン膜(29)上に一定大きさの感光膜パターン
(30)を形成し、上記感光膜パターン(30)側壁に
スペーサー絶縁膜(31)を形成する段階;上記感光膜
パターン(30)とスペーサー絶縁膜(31)をエッチ
ングマスクとして露出されたポリシリコン膜(29)の
一部をエッチングする段階;上記感光膜パターン(3
0)を除去した後に、全体構造上部に一定厚さのポリシ
リコン膜(32)を形成し、その全面をエッチングし
て、上記スペーサー絶縁膜(31)側壁にスペーサーポ
リシリコン膜(32′)を形成する段階;上記スペーサ
ー絶縁膜(31)とスペーサーポリシリコン膜(3
2′)をエッチングマスクとして露出されている上記ポ
リシリコン膜(29)をエッチングするが、既に形成さ
れている上記スペーサーポリシリコン膜(32′)内側
のポリシリコン膜(29)の一部が残留するようエッチ
ングする段階;上記スペーサー絶縁膜(31)を除去す
る段階;及び露出されている上記ポリシリコン膜(2
9)とスペーサーポリシリコン膜(32′)上に誘電膜
(33)を蒸着した後、プレート電極(34)を形成す
る段階;を含み成ることを特徴とする半導体素子のキャ
パシター製造方法。 - 【請求項2】 上記スペーサー絶縁膜(31)を除去す
る段階は、トランジスターの全体構造上部を塗布してい
る絶縁膜の一部をエッチングしてポリシリコン膜(2
9)がもっと露出されるようにする段階を更に含み成る
ことを特徴とする請求項1記載の半導体素子のキャパシ
ター製造方法。 - 【請求項3】 上記トランジスター全体構造上部に塗布
されている絶縁膜は酸化膜(27)と上記酸化膜(2
7)上に形成されてエッチング障壁物質の役割をするシ
リコン窒化膜(28)から成ることを特徴とする請求項
1記載の半導体素子のキャパシター製造方法。 - 【請求項4】 上記誘電膜(33)は電荷貯蔵容量を増
加させるためにタンタルムオキサイド膜(Ta2O5)で
あることを特徴とする請求項1記載の半導体素子のキャ
パシター製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930008840A KR970000977B1 (ko) | 1993-05-21 | 1993-05-21 | 반도체 소자의 캐패시터 제조방법 |
KR1993-8840 | 1993-05-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06338594A true JPH06338594A (ja) | 1994-12-06 |
JP2545199B2 JP2545199B2 (ja) | 1996-10-16 |
Family
ID=19355835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6130825A Expired - Fee Related JP2545199B2 (ja) | 1993-05-21 | 1994-05-23 | 半導体素子のキャパシタ―製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5447881A (ja) |
JP (1) | JP2545199B2 (ja) |
KR (1) | KR970000977B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006140491A (ja) * | 2004-11-10 | 2006-06-01 | Samsung Electronics Co Ltd | 抵抗変化層をストレージノードとして備えるメモリ素子の製造方法 |
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KR100227070B1 (ko) * | 1996-11-04 | 1999-10-15 | 구본준 | 커패시터 및 그의 제조방법 |
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TW407372B (en) * | 1998-12-11 | 2000-10-01 | United Microelectronics Corp | The manufacture method of cylindrical capacitor |
KR100363083B1 (ko) | 1999-01-20 | 2002-11-30 | 삼성전자 주식회사 | 반구형 그레인 커패시터 및 그 형성방법 |
KR100317042B1 (ko) | 1999-03-18 | 2001-12-22 | 윤종용 | 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법 |
KR20020043815A (ko) | 2000-12-04 | 2002-06-12 | 윤종용 | 반구형 그레인 커패시터의 제조방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
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KR910010043B1 (ko) * | 1988-07-28 | 1991-12-10 | 한국전기통신공사 | 스페이서를 이용한 미세선폭 형성방법 |
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1994
- 1994-05-23 US US08/247,238 patent/US5447881A/en not_active Expired - Fee Related
- 1994-05-23 JP JP6130825A patent/JP2545199B2/ja not_active Expired - Fee Related
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