JP2832825B2 - メモリセルキャパシタの製造方法 - Google Patents

メモリセルキャパシタの製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、メモリセルキャパ
シタの製造方法に関するもので、特にキャパシタの容量
を増加させたメモリセルキャパシタの製造方法に関する
ものである。
【０００２】
【従来の技術】半導体メモリ装置が高集積化されるにつ
れ各セルの占める面積は減少する。一般に、セルのサイ
ズが減少すると、それにより、セルの電荷蓄積キャパシ
タの有効面積が小さくなって、キャパシタンスも減少す
る。ＤＲＡＭセルのキャパシタンスの減少は、ソフトエ
ラーを増加させるか、或いはセルのリフレッシュ機能を
低下させる。従って、セルのサイズの減少にもかかわら
ず、キャパシタの有効面積を拡張させて、セルキャパシ
タンスを増加させる方法が研究されてきた。これは半導
体メモリ装置の高集積化にとって大きな研究目標であ
る。キャパシタの有効面積を拡張させる代表的な構造と
しては、半導体基板上に複数個の層を積んでキャパシタ
を形成する積上げ型構造と半導体基板に溝を作ってキャ
パシタを形成するトレンチ型構造がある。
【０００３】以下、添付図面を参照して、従来の技術に
よるメモリセルキャパシタの製造方法を説明する。図１
（ａ）−（ｆ）は、従来の技術によるメモリセルキャパ
シタの製造方法を示す。図１（ａ）に示すように、フィ
ールド酸化膜１０１の形成されたｐ型シリコン基板１０
０上にゲート絶縁膜１０２、ポリシリコン膜１０３、及
びキャップ絶縁膜１０４を順次に形成した後、フォトリ
ソグラフィ工程を実施して、前記キャップ絶縁膜１０
４、ポリシリコン膜１０３、及びゲート絶縁膜１０２を
選択的にエッチングしてゲート電極を形成する。次い
で、前記ｐ型シリコン基板内にｎ型不純物を低濃度にイ
オン注入した後、前記ｐ型シリコン基板１００の全面に
ＣＶＤ酸化膜を蒸着し、フォトリソグラフィ／エッチン
グ工程によりゲート電極の側面に側壁スペーサ１０５を
形成した後、ｎ型不純物を高濃度にイオン注入してソー
ス／ドレイン領域１０６を形成する。
【０００４】図１（ｂ）に示すように、前記シリコン基
板１００の全面にシリコン窒化膜などのエッチング防止
膜１０７、第１絶縁膜１０８、ポリシリコンなどの第１
ストレージノードポリシリコン１０９、及び第２絶縁膜
１１０を順次に堆積する。図１（ｃ）に示すように、キ
ャパシタのストレージノードコンタクト領域を定めてそ
のストレージノードコンタクト領域が露出されるよう
に、前記第２絶縁膜１１０、第１ストレージノードポリ
シリコン１０９、第１絶縁膜１０８、及びエッチング防
止膜１０７を選択的に除去する。
【０００５】次いで、図１（ｄ）に示すように、露出さ
れた前記シリコン基板１００、及び前記第２絶縁膜１１
０の全面に第２ストレージノードポリシリコン１１１を
堆積する。その後に、図１（ｅ）に示すように、エッチ
ング工程を施して、前記第２絶縁膜１１０、及び第１絶
縁膜１０８を除去する。それにより第１ストレージノー
ドポリシリコン１０９と第２ストレージノードポリシリ
コン１１１が接続された１つのストレージノード電極を
形成する。最後に、図１（ｆ）に示すように、前記スト
レージノード電極の表面を誘電膜１１２で覆い、その表
面に導電物質１１３として例えばポリシリコン膜を形成
した後、パターニングしてプレート電極を形成する。
【０００６】
【発明が解決しようとする課題】上記したメモリセルキ
ャパシタは、セルの面積が減少してもキャパシタの容量
を確保するため、フィン構造のスタックトキャパシタと
して、多層化されたストレージ電極を形成するので、セ
ルの形状が非常に弱くなり、これにより、製品に対する
信頼性を低下させる。本発明は、上記した従来の問題点
を解決するために提案されたもので、キャパシタの容量
を増加させ、信頼性を高めることのできるメモリセルキ
ャパシタの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達するため
の本発明によるメモリセルキャパシタの製造方法は、半
導体基板上にトランジスタを形成する段階と、前記半導
体基板の全面に第１絶縁膜、第１導電膜を順次に形成す
る段階と、前記第１導電膜の一部を陽極反応により第１
多孔質膜に変換する段階と、前記第１多孔質膜の所定の
領域をパターニングしてストレージノードコンタクトを
形成する段階と、前記半導体基板、及び第１多孔質膜の
全面に第２導電膜を形成する段階と、前記第２導電膜を
陽極反応により第２導電膜の一部を第２多孔質膜に変換
する段階と、第２多孔質膜の所定の領域をパターニング
した後、エッチング工程を施してストレージノード電極
パターンを形成する段階と、前記ストレージノード電極
パターンの全面に誘電膜を形成する段階と、及び前記誘
電膜の全面に第３導電膜を形成する段階と、を有するこ
とを特徴とする。
【０００８】
【発明の実施の形態】以下、添付図面を参照して、本発
明をより詳細に説明する。図２（ａ）−（ｆ）は、本発
明の一実施形態によるメモリセルキャパシタの製造方法
を示す工程断面図である。まず、図２（ａ）に示すよう
に、フィールド酸化膜２０１の形成されたｐ型シリコン
基板２００上にゲート絶縁膜２０２、ポリシリコン膜２
０３、及びキャップ絶縁膜２０４を順次に形成した後、
フォトリソグラフィ工程を実施して、前記キャップ絶縁
膜２０４、ポリシリコン膜２０３、及びゲート絶縁膜２
０２を選択的にエッチングしてゲート電極を形成する。
次いで、ｐ型シリコン基板内にｎ型不純物を低濃度にイ
オン注入した後、前記ｐ型シリコン基板２００の全面に
ＣＶＤ酸化膜を蒸着し、フォトリソグラフィ／エッチン
グ工程によりゲート電極の側面に側壁スペーサ２０５を
形成した後、ｎ型不純物を高濃度にイオン注入してソー
ス／ドレイン領域２０６を形成してトランジスタとす
る。
【０００９】図２（ｂ）に示すように、前記ｐ型シリコ
ン基板２００の全面にシリコン窒化膜などのエッチング
防止膜２０７、絶縁膜２０８、ポリシリコン等の第１ス
トレージノードポリシリコン２０９を堆積する。次い
で、第１ストレージノードポリシリコン２０９をＨＦ溶
液に漬けた状態で、光を照射する。この光の照射で陽極
反応が生じて、第１ストレージノードポリシリコン２０
９の表面から一定の厚さは第１多孔質シリコンに変化す
る。次いで、前記第１多孔質シリコンに乾式酸化反応を
実施して第１多孔質酸化膜２０９ａに変換させる。
【００１０】図２（ｃ）に示すように、キャパシタのス
トレージノードコンタクト領域を定めてそのストレージ
ノードコンタクト領域が露出されるように第１多孔質酸
化膜２０９ａ、第１ストレージノードポリシリコン２０
９、絶縁膜２０８、及びエッチング防止膜２０７を選択
的に除去する。次いで、図２（ｄ）に示すように、露出
された前記シリコン基板２００、及び第１多孔質酸化膜
２０９ａの全面に第２ストレージノードポリシリコン２
１０を堆積する。次いで、前記第２ストレージノードポ
リシリコン２１０をＨＦ溶液に漬けた状態で光を照射す
れる。前期同様に陽極反応が生じて、第２ストレージノ
ードポリシリコン２１０の一定の厚さは第２多孔質シリ
コンに変化する。このとき、第２多孔質シリコンの厚さ
は、前記第１多孔質シリコンの厚さより薄く形成する。
次いで、前記第２多孔質シリコンに乾式酸化反応を施し
てその第２多孔質シリコンを第２多孔質酸化膜２１０ａ
に変換させる。上記第１多孔質シリコンは、上記のよう
に第１ストレージノードとなると同時に、酸化膜の役を
も果たすので十分に厚くすることが望ましい。また、第
２ストレージノードは、表面積をためるために多孔質シ
リコンにその表面を変化させ、その上に再び酸化膜が形
成させる。そのため、できる限り薄くすることが望まし
い。
【００１１】その後に、図２（ｅ）に示すように、乾式
エッチング工程を用いて前記第２多孔質酸化膜２１０
ａ、第２ストレージノードポリシリコン２１０、第１多
孔質酸化膜２０９ａ、第１ストレージノードポリシリコ
ン２０９、及び絶縁膜２０８を選択的に除去して、第
１、及び第２ストレージノードポリシリコンが接続され
た１つのストレージノード電極パターン２０９、２１０
を形成する。次いで、前記第２多孔質酸化膜２１０ａ上
に塗布されたフォトレジストを除去しない状態で、前記
第２ストレージノードポリシリコン２１０と第１ストレ
ージノードポリシリコン２０９との間の第１多孔質酸化
膜、及び絶縁膜をＨＦ溶液に漬けて、湿式エッチングで
除去する。最後に、図２（ｆ）に示すように、前記スト
レージノード電極パターンの全面に誘電膜２１１として
例えば酸化膜を成長させて形成した後、導電物質２１２
として例えばポリシリコン膜を形成した後、パターニン
グしてプレート電極を形成する。この時、前記第１多孔
質酸化膜の部分は第１ストレージノードポリシリコンと
第２ストレージノードポリシリコンとの間の境界より徐
々に酸化膜が成長するので、比較的に均一な膜厚とな
る。
【００１２】
【発明の効果】以上、上述した本発明によれば、多孔質
膜の形成されたポリシリコンの境界部は、微細な屈曲を
形成することになり相対的に表面積が増加する。したが
って、キャパシタの容量がその分大きくなり、製品の信
頼性も改善されるという効果がある。本発明は、前記実
施形態に限定されず、いろんな変形が、本発明の技術的
な範囲内で、当分野の通常的な知識を有している者によ
り可能であることは明らかである。
【図面の簡単な説明】
【図１】 従来の技術によるメモリセルキャパシタの製
造方法を示す工程断面図。
【図２】 本発明の実施形態によるメモリセルキャパシ
タの製造方法を示す工程断面図。
【符号の説明】
２００ シリコン基板 ２０１ フィールド酸化膜 ２０２ ゲート絶縁膜 ２０３ ゲートポリシリコン膜 ２０４ キャップ絶縁膜 ２０５ 側壁スペーサ ２０９ 第１ストレージノードポリシリコン ２０９ａ 第１多孔質酸化膜 ２１０ 第２ストレージノードポリシリコン ２１０ａ 第２多孔質酸化膜 ２１１ 誘電膜 ２１２ 導電物質
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 メモリセルの製造方法において、 半導体基板上にトランジスタを形成する段階と、 前記半導体基板の全面にエッチング防止膜、絶縁膜、及
    び第１導電膜を順次に形成する段階と、 前記第１導電膜の一部を陽極反応により第１多孔質膜に
    変換する段階と、 前記第１多孔質膜の所定の領域をパターニングしてスト
    レージノードコンタクトを形成する段階と、 前記半導体基板、及び第１多孔質膜の全面に第２導電膜
    を形成する段階と、 前記第２導電膜の一部を陽極反応により第２多孔質膜に
    変換する段階と、 前記第２多孔質膜の所定の領域をパターニングした後、
    エッチング工程を実施してストレージノード電極パター
    ンを形成する段階と、 前記ストレージノード電極パターンの全面に誘電膜を形
    成する段階と、 前誘電膜の全面に第３導電膜を形成する段階と、 を含み、 前記第１、及び第２多孔質膜の変換段階は、 前記第１、及び第２導電膜をＨＦ溶液の中で光を照射す
    る段階と、 前記第１、及び第２導電膜を乾式酸化する段階と、 を含む ことを特徴とするメモリセルキャパシタの製造方
    法。
  2. 【請求項２】 前記第１多孔質膜の膜厚は前記第２多孔
    質膜のそれより厚いことを特徴とする請求項１記載のメ
    モリセルキャパシタの製造方法。
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