KR100198660B1 - 메모리 셀 캐패시터 제조방법 - Google Patents

메모리 셀 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 메모리 셀 캐패시터 제조방법에 관한 것으로서, 반도체 기판 상에 트랜지스터를 형성하는 단계; 상기 반도체 기판 전면에 제 1 절연막, 제 1 도전막을 순차적으로 형성하는 단계; 상기 제 1 도전막을 양극 반응에 의해 제 1 도전막 일부를 제 1 다공질막으로 변환하는 단계; 상기 제 1 다공질막의 소정영역을 패터닝 하여 스토리지 콘택을 형성하는 단계; 상기 반도체 기판 및, 제 1 다공질막 전면에 제 2 도전막을 형성하는 단계; 상기 제 2 도전막을 양극 반응에 의해 제 2 도전막 일부를 제 2 다공질막으로 변환하는 단계; 상기 제 2 다공질막의 소정영역을 패터닝 한 후, 식각공정을 실시하여 스토리지노드 패텬을 형성하는 단계; 상기 스토리지노드 전극 패턴 전면에 유전막을 형성하는 단계; 및, 상기 유전막 전면에 제 3 도전막을 형성하는 단계를 포함하여 구성됨을 특징으로 한다.
본 발명에 의하면, 다공질막이 형성된 폴리실리콘의 계면은 미세한 굴곡으로 이루게 되어 상대적으로 표면적이 증가하게 되고 이에 따라 캐패시터의 용량이 더욱 커졌으며, 나아가 제품의 신뢰성도 개선되는 효과가 있다.

Description

메모리 셀 캐패시터 제조방법
제1도(a)~(f)는 종래기술에 의한 메모리 셀 캐패시터 제조방법을 도시한 공정 단면도.
제2도(a)~(f)는 본 발명의 실시예에 따른 메모리 셀 캐패시터 제조방법을 도시한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
200 : 실리콘 기판 201 : 필드 산화막
202 : 게이트 절연막 203 : 게이트 폴리실리콘막
204 : 캡 절연막 205 : 측벽 스페이서
209 : 제 1 스토리지 노드 폴리실리콘 209a : 제 1 다공질 산화막
210 : 제 2 스토리지 노드 폴리실리콘 210a : 제 2 다공질 산화막
211 : 유전막 212 : 도전물질
본 발명은 메모리 셀 캐패시터 제조방법에 관한 것으로서, 특히, 캐패시터의 용량을 증가시킨 메모리 셀 캐패시터 제조방법에 관한 것이다.
반도체 메모리 장치가 고집적화됨에 따라 각 셀이 차지하는 면적은 감소하게 되었다. 일반적으로, 셀의 크기가 감소하면 그에 따라 셀의 전하축적 패캐시터의 유효면적이 작아져 캐패시턴스도 감소하게 된다. DRAM 셀에 있어서 커패시턴스의 감소는 소프트 에러를 증가시키거나 셀의 리프레쉬 기능을 저하시킨다. 따라서, 셀 크기의 감소에 대응하여 캐패시터의 유효면적을 확장시켜 셀 커패시턴스를 증가시키는 방법이 연구되어 왔으며, 이는 반도체 메모리장치의 고집적화에 있어서 큰 목표로 되어왔다. 캐패시터의 유효면적을 확장시키는 대표적인 구조로는, 반도체 기판 상에 여러층을 쌓아 개캐시터를 형성하는 적층형(stacked) 구조와 반도체 기판에 홈을 내어 캐패시터를 형성하는 트랜치형(trench) 구조가 있다.
이하 첨부한 도면을 참조하여 종래기술에 의한 메모리 셀 캐패시터의 제조방법을 알아보기로 한다.
제1도(a) 내지 (f)는 종래기술에 의한 메모리 셀 캐패시터의 제조방법을 나타낸다.
제1도(a)에 도시된 ㅂ와 같이 필드산화막(101)이 형성된 p형 실리콘 기판(100) 상에 게이트 절연막(102), 폴리실리콘막(103), 및, 캡 절연막(104)을 순차적으로 형성한 후, 사진 식각/공정을 실시하여 상기 캡 절연막(104), 폴리실리콘막(103), 및, 게이트 절연막(102)을 선택적으로 식각하여 게이트 전극을 형성한다.
이어, n형 불순물을 저농도로 이온주입한 후, 상기 p형 실리콘 기판(100) 전면에 CVD산화막을 증착하고 사진/식각 공정에 의해 게이트 전극 측면에 측벽 스페이서(105)를 형성한 다음 n형 불순물을 고농도로 이온주입하여 소오스/드레인 영역(106)을 형성한다.
제1도(b)에 도시된 바와 같이 상기 실리콘 기판(100) 전면에 실리콘질화막 등의 식각방지막(107), 제 1 절연막(108), 폴리실리콘 등의 제 1 스토리지노드 폴리실리콘(109) 및, 제 2 절연막(110)을 차례로 증착한다.
제1도(c)에 도시된 바와 같이, 캐패시터의 스토리지 노드 콘택(storagenode contact)영역을 정하여 상기 스토리지 노드 콘택(storagenode contact) 영역이 노출되도록 상기 제 2 절연막(110), 제 1 스토리지노드 폴리실리콘(109), 제 1 절연막(108) 및, 식각방지막(107)을 선택적으로 제거한다.
이어서, 제1도(d0와 같이 노출된 상기 실리콘 기판(100) 및, 상기 제2절연막(110) 전면에 제2스토리지노드 폴리실리콘(111)을 증착한다.
그 다음으로, 제1도(e)에 도시된 바와 같이 식각공정을 실시하여 상기 제 2 절연막 및, 제 1 절연막을 제거하여, 상기 제 1 스토리지노드 폴리실리콘(109)과 제 2 스토리지 노드 폴리실리콘(111)이 접속되어 완성된 하나의 스토리지 노드 전극을 형성한다.
마지막으로 제1도(f)와 같이 상기 스토리지 노드 전극 전면에 유전막(112)과 도전물질(113) 예컨대 폴리실리콘막을 형성한 후 패터닝 하여 플레이트 전극을 형성하다.
상기한 메모리 셀 캐패시터는 핀 구조(fin structure)의 스택 캐패시터로서, 셀 면적이 점점 줄어들수록 캐패시터 용량을 확보하기 위해 다층화된 스토리지 전극을 형성하기 때문에 셀의 토폴로지(topology)가 매우 취약하게 되고, 이로인해 제품에 대한 신뢰성을 떨어뜨리게 된다.
이에 본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 캐패시터의 용량을 크게하고 신뢰성을 높일 수 있는 메모리 셀 캐패시터 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예에 따른 메모리 셀 캐패시터 제조방법은, 반도체 기판 상에 트랜지스터를 형성하는 단계; 상기 반도체 기판 전면에 제 1 절연막, 제 1 도전막을 순차적으로 형성하는 단계; 상기 제 1 도전막을 양극 반응에 의해 제 1 도전막 일부를 제 1 다공질막으로 변환하는 단계; 상기 제 1 다공질막의 소정영역을 패터닝 하여 스토리지 콘택을 형성하는 단계; 상기 반도체 기판 및, 제 1 다공질막 전면에 제 2 도전막을 형성하는 단계; 상기 제 2 도전막을 양극 반응에 의해 제 2 도전막 일부를 제 2 다공질막으로 변환하는 단계; 상기 제 2 다공질막의 소정영역을 패터닝 한 후, 식각공정을 실시하여 스토리지노드 전극 패턴을 형성하는 단계; 상기 스토리진노드 전극 패턴 전면에 유전막을 형성하는 단계; 및, 상기 유전막 전면에 제 3 도전막을 형성하는 단계로 이루어짐을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하면 다음과 같다.
제2도(a) 내지 (f)는 본 발명의 실시예에 따른 메모리 셀 캐패시터의 제조 방법을 나타낸 공정 단면도이다.
우선, 제2도(a)에 도시된 바와 같이 필드산화막(201)이 형성된 p형 실리콘 기판(200)상에 게이트 절연막(202), 폴리 실리콘막(203) 및 캡 절연막(204)을 순차적으로 형성한 후, 사진/식각 공정을 실시하여 상기 캡 절연막(204), 폴리실리콘막(203), 및, 게이트 절연막(202)을 선택적으로 식각하여 게이트 전극을 형성한다. 이어, n형 불순물을 저농도로 이온주입한 후, 상기 p형 실리콘 기판(200) 전면에 CVD 산화막을 증착하고 사진/식각 공정에 의해 게이트 전극 측면에 측벽 스페이서(205)를 형성한 다음 n형 불순물을 고농도로 이온주입하여 소오스/드레인 영역(206)을 형성하여 트랜지스터를 구성한다.
제2도(b)에 도시된 바와 같이 상기 p형 실리콘 기판(200) 전면에 실리콘 질화막 등의 식각방지막(207), 절연막(208), 폴리실리콘 등의 제 1 스토리지노드 폴리실리콘(209)을 증착한다. 이어 상기 제 1 스토리지노드 폴리실리콘(209)을 HF용액에 담군 상태에서 빛을 조사하면 양극 반응이 일어나서 상기 제 1 스토리지노드 폴리실리콘(209)의 일정두께는 제 1 다공질 실리콘으로 변한다. 이어 상기 제 1 다공질 실리콘에 건식산화 반응을 실시하여 제 1 다공질 산화막(209a)으로 변환시킨다.
제2도(c)에 도시된 바와 같이, 캐패시터의 스토리지 노드 콘택(storagenode contact) 영역을 정의하여 상기 스토리지 노드 콘택(storagenode contact) 영역이 노출되도록 상기 제 1 다공질 산화막(209a), 제 1 스토리지노드 폴리실리콘(209), 절연막(208) 및, 식각방지막(207)을 선택적으로 제거한다.
이어서, 제2도(d)와 같이 노출된 상기 실리콘 기판(200) 및, 상기 제 1 다공질 산화막(209a) 전면에 제 2 스토리지노드 폴리실리콘(210)을 증착한다. 이어 상기 제 2 스토리지 노드 폴리실리콘(210)을 HF용액에 담군 상태에서 빛을 조사하면 양극 반응이 일어나서 상기 제 2 스토리지노드 폴리실리콘(210)의 일정두께는 제 2 다공질 실리콘으로 변한다. 이때, 제 2 다공질 실리콘 두깬느 상기 제 1 다공질 실리콘 두께보다 얇게 형성한다. 이어 상기 제 2 다공질 실리콘에 건식산화 반응을 실시하여 제 2 다공질 산화막(210a)으로 변환시킨다.
그 다음으로, 제2도(e)에 도시된 바와 같이 건식식각 공정을 이용하여 상기 제 2 다공질 산화막(210a), 제 2 스토리지노드 폴리실리콘(210), 제 1 다공질 산화막 및, 제 1 스토리지노드 폴리실리콘(209) 및, 절연막을 선택적으로 제거하여 제 1 및, 제 2 스토리지노드 폴리실리콘이 접속된 하나의 스토리지노드 전극 패턴(209, 210)을 형성한다. 이어 상기 제2다공질 산화막(210a) 상에 도포된 포토레지스트를 제거하지 않은 상태에서 상기 제2스토리지노드 폴리실리콘(210)과 제1스토리지노드 폴리실리콘(209) 사이의 제 1 다공질 산화막 및, 절연막을 HF 용액에 담구어 습식식각 공정으로 제거한다.
마지막으로 제2도(f)와 같이 상기 스토리지 노드 전극 패턴 전면에 유전막(211)으로 예컨대 산화막을 성장시켜 형성한 후, 도전물질(212) 예컨대 폴리실리콘막을 형성한 후 패터닝 하여 플레이트 전극을 형성한다. 이때, 상기 제 2 다공질 산화막 부위는 제 1 스토리지노드 폴리실리콘과 제 2 스토리지노드 폴리실리콘 사이의 계면 보다는 천천히 산화막이 성장하므로 비교적 고른 막 두께를 형성한다.
이상 상술한 본 발명에 의하면 다공질막이 형성된 폴리실리콘의 계면은 미세한 굴곡을 이루게 되어 상대적으로 표면적이 증가하게 되어 캐패시터의 용량이 더욱 커졌으며, 나아가 제품의 신뢰성도 개선되는 효과가 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (5)

  1. 메모리 셀 제조방법에 있어서, 반도체 기판 상에 트랜지스터를 형성하는 단계; 상기 반도체 기판 전면에 식각방지막, 절연막 및, 제 1 도전막을 순차적으로 형성하는 단계; 상기 제 1 도전막을 양극 반응에 의해 제 1 도전막 일부를 제 1 다공질막으로 변환하는 단계; 상기 제 1 다공질막의 소정영역을 패터닝하여 스토리지노드 콘택을 형성하는 단계; 상기 반도체 기판 및, 제 1 다공질막 전면에 제2도전막을 형성하는 단계; 상기 제2도전막을 양극 반응에 의해 제 2 도전막 일부를 제 2 다공질막으로 변환하는 단계; 상기 제 2 다공질막의 소정영역을 패터닝 한 후, 식각공정을 실시하여 스토리지노드 전극 패턴을 형성하는 단계; 상기 스토리지노드 전극 패턴 전면에 유전막을 형성하는 단계; 및, 상기 유전막 전면에 제 3 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 캐패시터 제조 방법.
  2. 제1항에 있어서, 상기 제 1 및, 제 2 다공질막 변환 단계는 상기 제 1 및, 제 2 도전막을 HF 용액속에서 빛에 조사하는 단계; 및, 상기 제 1 및, 제 2 도전막을 건식 산화하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 메모리 셀 캐패시터 제조 방법.
  3. 제2항에 있어서, 상기 HF 용액 농도는 20~48%이고 할로겐 램프를 광원으로 이용하는 것을 특징으로 하는 메모리 셀 캐패시터 제조방법.
  4. 제2항에 있어서, 상기 건식 산화 단계시 온도는 950℃ 에서 30분간 실시하는 것을 특징으로 하는 메모리 셀 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 제 1 다공질막의 두께는 제 2 다공질막의 그것보다 더 두터운 것을 특징으로 하는 메모리 셀 캐패시터 제조 방법.
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