KR0172252B1 - 반도체 메모리 장치의 커패시터 형성방법 - Google Patents

Abstract

본 발명은 디램 셀의 전하저장전극 형성시 토폴로지를 완화시키기 위한 커패시터 형성방법에 관한 것이다. 본 발명의 방법은 반도체 기판의 소자형성영역에서 게이트 전극 형성후의 절연 산화막(6)위로 포토레지스트(10)를 두껍게 도포하고 마스크 작업을 실시하여 콘택홀을 중심으로 하부전하저장 전극 영역에 해당하는 부분만을 남기도록 패터닝을 수행하고, 이 포토레지스트(10) 패턴을 마스크로 하여 상기 산화막(6)에 소정 깊이의 홈이 형성되도록 언더 에칭을 실시한 후 이 산화막(6)에 소정 깊이의 홈이 형성되도록 언더 에칭을 실시한 후 이 산화막(6)위로 폴리실리콘을 증착하여 전하저장전극(17)을 형성시키는 것으로 이루어진다. 본 발명에 의하면 전하저장 전극용 전도막의 증착후 전극형성을 위한 식각에 의한 단차를 없애 스택형 구조의 커패시터 형성에 특히 유리하다.

Description

반도체 메모리 장치의 커패시터 형성방법

제1도는 종래 스택형 커패시터를 갖는 디램 셀의 일예를 보인 단면도.

제2도 (a) 내지 (d)는 본 발명에 따른 디램 셀 커패시터의 제조공정을 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

4 : 게이트전극 또는 워드라인 6 : 제 1 산화막

17 : 제 1 전도막 19 : 유전막

21 : 제 2 전도막 10, 30 : 포토레지스트

A : 제 1 산화막에 형성된 홈의 깊이

본 발명은 반도체 메모리 장치의 커패시터 형성방법에 관한 것으로, 특히 디램 셀의 전하저장전극 형성시 토폴로지를 완화시키기 위한 커패시터 형성방밥에 관한 것이다.

근래 다이내믹 램등 반도체 소자의 집적도가 증가함에 따라 단위 셀을 구성하는 면적이 감소하게 되고 이에 따라 샐 커패시터의 용량이 줄어들어 디램 셀의 정보 저장 능력, 즉 제품의 신뢰성이 저하되는 문제점이 발생하게 된다.

따라서, 디램의 칩 사이즈 및 셀 면적이 작아지더라도 셀 커패시터의 용량을 일정수준 이상으로 유지하기 위한 트레이드 오프(trade-off)가 디램 칩의 설계시 중요한 고려 대상이 되어야 한다.

이제까지 0.5 미크론 이하의 디자인 롤하에서 생산되는 디램 셀의 면적은 수㎛²으로 제한되고 있으며, 여기서 형성되는 셀 커패시터의 유효면적을 확장시킴으로써 커패시턴스/셀 면전비를 최대화시키기 위한 많은 노력이 이루어져 왔다.

통상 4 Mb 디램 이상에서의 셀 구조는 상기한 커패시터 용량의 최대화를 위해 3차원 커패시터로 구성되며, 최근 트렌치 방시과 스택형 방식의 조합, 다층 핀 구조 및 원통구조 방식과 표면적 최대 구조 방식의 조합으로 발전되는 추세에 있다.

위와 같은 다양한 커페시터 구조에 있어 제조공정의 용이성 및 양산성 측면에서 스택형 구조가 일반적으로 유리하다고 알려져 있다.

종래 일반적인 스택형 커패시터의 구조는 일예를 들어 제1도의 단면도에 나타낸 바와 같이, 실리콘 기판(1)위에 필드산화막(2)을 형성한 후 게이트 옥시데이션하고, 그 위로 도우프트 실리콘 ( 또는 폴리실리콘+포클도우핑) 또는 '폴리실리콘+실리사이드'에 의한 게이트 또는 워드 라인(4)을 형성한다.

그 다음 LDD 효과를 위한 N^-소오스/드레인 이온 주입을 실시하고나서 LTO(또는 HTO) 산화막을 증착하고 사이드 월 식각하여 측벽을 형성한 다음 N⁺마스킹 및 N⁺소오스/드레인 이온 주입하여 소오드/드레인 접합(5)을 형성한다.

다음에, IPO 산화막(6)을 증착하고, 스토리지 노드 콘택 부위를 포토마스킹 공정 및 RIE 에칭에 의해 접촉창을 형성한 다음 그 위에 폴리실리콘(7)을 증착하고 이온 주입한후 하부 전하저장 전극을 형성하도록 포토마스킹 공정 으로 패터닝을 실시한다. 그 위로 ONO로 구성된 유전막(9)을 증착한 다음 대향 전극(플레이트)으로될 폴리실리콘층(11)을 증착하여 커패시터가 완성된다.

그러나 이와 같은 구조의 스택형 커패시터는 제조공정이 비교적 간단한것에 비해 스텝 커버리지가 나쁘게 되어 후공정인 금속공정에서 메틀라인이 단락되는등의 토폴로지(topoology)문제가 발생하는 단점이 있다.

본 발명은 이와같은 문제점을 해소하기 위해 안출된 것으로, 종래 스택형 구조의 커패시터 형성시 토폴로지를 완화하여 단차가 없는 패턴을 형성하는 데 그 목적이 있다.

상기 목적은 반도체 기판의 소자형성영역에서 게이트 전극 형성후의 제1절연막 증착 후에 제1전도막 증착단계, 유전막 증착단계 및 제2전도막 증착 단계를 포함하는 반도체 메모리 장치의 커패시터 형성방법에 있어서, 상기 제1절연막의 증착시 실질적으로 두꺼운 층이 형성되도록 증착하고, 상기 증착된 제1절연막에 콘택 홀 형성후 선택적 마스킹과 선택적 식각에 의해 상기 콘택 홀 주위로 예정된 홈의 패턴을 이루게 하고, 상기 패턴의 홈위로 제1전도막이 증착되고 그위로 유전막 및 제2전도막이 형성되는 것을 특징으로 하는 커패시터 형성방법에 의해 달성된다.

본 발명의 실시예어서, 상기 제1절연막의 두께는 통상 증착되는 절연막에 비해 약 1.5배로 두껍게 증착된다.

또한, 상기 제 1절연막의 선택적 마스킹 및 식각시 상기 제1절연막이 갖는 두께의 2/3 만큼만 RIE 방법에 의해 언더 에칭이 시행된다.

이하 본 발명의 일 실시예를 첨부도면을 참고하여 상세히 설명한다.

제2도는 본 발명에 따른 디램 셀 커패시터의 제조공정을 나타낸것으로서, 반도체 기판(1) 위에 통상의 방법으로 필드 산화막(2) 및 게이트 전극(4)을 형성한후 소정의 이온 주입으로 N⁺소오스/드레인 접합(5)을 형성한 다음 그위에 절연용 제1 산화막(6)을 증착한다. 여기서 제1산화막의 두께는 종래에 비해 약 1.5배 두껍게 되도록 증착된다.

이후 제2a도에 도시한 바와 같이 마스킹 및 식각을 실시하여 노드 콘택을 형성한 후 콘택부 및 제1절연막(6)위로 포토레지스트(10)를 두껍게 도포하고 마스크 작업을 실시하여 콘택홀을 중심으로 하부전하저장전극 영역에 해당하는 부분만을 남기도록 패터닝을 수행한다.

그 다음 제2b도에서와 같이 상기 포토레지스트(10) 패턴을 마스크로하여 상기 제1절연막(6)에 소정 깊이의 홈이 형성되도록 언더 에칭을 실시한다.

상기 홈의 깊이(A)는 바람직하게 상기 제1절연막(6) 두께의 2/3가 되도록 RIE 이방성 에칭에 의해 생성되고, 이 제1절연막(6)위로 폴리실리콘을 증착하여 제 1 전도막(17)을 형성시킨다.

다음으로 제2c도에서와 같이 제1전도막(17)위로 전도성 향상을 위한 불순물 도핑을 실시한 후 포토 레지스트(30)를 두껍게 코팅한 다음 마스크에 의한 패터닝을 실시하여 하부 전하저장 전극으로 사용될 영역 이외의 레지스트 막을 제거한다. 이 레지스트막(30)을 마스크로 하여 건식식각법으로 전하저장 전극 영역 이외의 제 1전도막(17)을 식각한다.

마지막으로 제2d도에 도시한 바와 같이, 포토레지스트(30)를 제거한후 ONO 또는 NO로 구성되는 고유물질을 증착하여 커패시터 유전막(19)을 형성하고, 대향 전하저장 전극용 폴리실리콘을 증착하고 나서 불산물 도핑으로 도전성을 향상시켜 제2전도막(21)을 형성시킨다.

상기와 같이, 커패시터의 스토리지 노드로 사용되는 제1전도막(17)위에 형성된 유전막(19) 및 플레이트 노드, 즉 제2전도막(21)에 의해 디램 셀 커패시터가 완성된다.

이상 설명한 바와 같이, 본 발명의 커패시터 형성 방법에 의하면 종래 게이트 위의 절연막을 보다 두껍게 형성하고 나서 선택적 마스킹 및 식각으로 전하저장전극용 전도막이 증착될 홈을 형성하여 이후 스토리지 노드용 전도막 증착과 식각이 수행되더라도 양호한 단차를 유지하게 할 수 있는 장점이 있다.

Claims (4)

1. 반도체 기판의 소자형성영역에서 게이트 전극 형성후의 제1절연막 증착 후에 제1전도막 증착단계, 유전막 증착단계 및 제2전도막 증착 단계로 이루어지는 반도체 메모리 장치의 커패시터 형성방법에 있어서, 상기 제1절연막의 증착시 실질적으로 두꺼운 층이 형성되도록 증착하고, 상기 제1절연막에 콘택 홀 형성후 선택적 마스킹과 선택적 식각에 의해 상기 콘택 홀 주위로 예정된 홈의 패턴을 형성하고, 상기 패턴의 홈 위로 제1전도막이 증착되고, 그위로 유전막 및 제2전도막이 형성되는 것을 특징으로 하는 커패시터 형성방법.
2. 제1항에 있어서, 상기 제1절연막의 두께는 통상 증착되는 절연막에 비해 약 1.5배 크게 되는 것을 특징으로 하는 커패시터 형성방법.
3. 제1항 또는 제2항에 있어서, 상기 제1절연막의 선택적 마스킹 및 식각시에 상기 제1절연막이 갖는 두께의 2/3 만큼 언더 에칭을 수행하는 것을 특징으로 하는 커패시터 형성방법.
4. 제3항에 있어서, 상기 언더 에칭은 반응성 이온 에칭(RIE)방법으로 수행되는 것을 특징으로 하는 커패시터 형성방법.