KR960011665B1

KR960011665B1 - 반도체 소자용 적층 캐패시터 형성방법

Info

Publication number: KR960011665B1
Application number: KR1019930009722A
Authority: KR
Inventors: 박성욱
Original assignee: 현대전자산업 주식회사; 김주용
Priority date: 1993-05-31
Filing date: 1993-05-31
Publication date: 1996-08-24
Also published as: KR940027175A

Abstract

내용없음.

Description

반도체 소자용 적층 캐패시터 형성방법

제1도는 본 발명에 따른 디램 셀(DRAM Cell)의 레이아웃도.

제2도는 본 발명의 일 실시예에 따라, 제1도의 A-A' 절단선을 따른 공정 단면도.

제3도는 본 발명의 일 실시예에 따라, 제1도의 B-B' 절단선을 따른 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 소자분리 산화막 2 : 불순물 확산층

3 : 게이트 산화막 4 : 게이트전극

4' : 워드라인 5 : 비트라인

6 : 제1절연막 7 : 제2절연막

8 : 전하저장전극 9 : 제1전도층

10 : 완충산화막 11 : 제1감광막 패턴

12 : 제2전도층 13 : 스페이서 형성용 절연막

14 : 제3전도층 15 : 제2감광막 패턴

16 : 절연막 17 : 플레이트전극용 전도층

18 : 실리콘 기판

본 발명은 캐패시터 제조방법에 관한 것으로, 특히 실린더형과 캐비티(cavity)형이 복합되어 표면적이 증대된 반도체 소자용 적층 캐패시터 형성방법에 관한 것이다.

일반적으로 반도체 소자가 고집적화됨에 따라 셀 면적이 감소하며 캐패시터 면적 역시 감소하게 된다. 그런데 디램(DRAM; Dynamic Random Access Memory) 소자가 안정된 동작을 하기 위해서는 일정량 이상의 유전량을 유지해야 한다. 따라서, 고집적 소자로 갈수록 구조 개선에 의한 유전량 확보가 중요하여 디램 소자 개발의 문제점으로 대두되고 있으며, 특히 스택(Stack)형 캐패시터의 경우 캐패시터의 높이가 증가됨으로써 후속 공정시 악영향을 미치게 된다.

종래의 캐패시터 형성방법 중 일반적인 하나의 실린더 구조 캐패시터를 살펴보면, 반도체 기판상에 필드 산화막을 형성하고, 게이트산화막을 형성한 다음, 폴리실리콘막을 증착해 불순물 주입공정을 행하여 게이트 전극 및 워드라인 패턴을 형성한 다음, 고집적화에 따른 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 전기적 특성을 개선하기 위해 스페이서 산화막을 이용한 LDD 구조의 활성영역을 갖는 MOSFET 형성공정을 실시하고, 이어서 일정두께의 절연 산화막을 형성하고, 활성영역상에 선택식각으로 콘택홀을 형성한 다음, 상기 콘택홀상에 불순물이 주입된 1차 전하보존 전극 폴리실리콘막을 증착해 활성영역과 접속시키고, 마스킹 단계를 거쳐 소정 크기로 전하보전 전극을 형성한다. 이어서 질화막-산화막(NO; nitride-oxide) 복합구조의 유전막을 성장시키고, 상기 유전막 상에 불순물이 주입된 폴리실리콘막을 소정 크기로 패터닝하여 플레이트전극을 형성하는 방법이다.

그러나, 상기 종래방법은 소자가 고집적화됨에 따라 요구되는 셀의 전하보존용량 확보에 어려움이 따르고, 또한 소자의 신뢰성이 저하되는 등의 문제점이 따랐다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 비교적 간단한 방법으로, 좁은 면적에서 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자용 적층 캐패시터 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명인 반도체 소자용 캐패시터 형성방법은, 반도체 기억소자 제조공정중 워드라인 및 비트라인이 형성되어 있는 구조상에 반도체 소자용 적층 캐패시터 형성방법에 있어서, 상기 비트라인상에 절연막을 형성한 다음, 전하저장콘택을 형성한 후, 전하저장용 제1전도층을 형성한 다음, 상기 구조 상부에 완충산화막을 형성하고, 감광막 패턴을 이용한 식각공정으로 상기 완충산화막을 식각하는 제1단계, 전체구조 상부에 전하저장용 제2전도층을 형성한 다음, 스페이서 형성용 절연막을 형성하는 제2단계, 상기 절연막을 비등방성 건식식각 하여 스페이서를 형성한 다음, 전하저장용 제3전도층을 형성하는 제3단계, 감광막 패턴을 이용하여 상기 전하저장 제3, 제2전도층과 완충산화막을 차례로 식각한 후, 상기 스페이서 절연막을 식각하여 뚫린 구조를 형성하는 제4단계 및 상기 전하저장 제1전도층을 소정부위 제거한 다음, 캐패시터 절연막과 플레이트전극을 형성하는 제5단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상술하며, 제1도는 본 발명에 따른 디램 셀(DRAM Cell)의 레이아웃도를, 제2도는 제1도의 A-A' 절단선을 따른 공정 단면도를, 제3도는 제1도의 B-B' 절단선을 따른 공정 단면도를 각각 나타낸다.

먼저, 제1도에 도시된 바와 같이 디램 셀은 워드라인과 비트라인이 서로 교차하게 되고 전하저장전극의 활성영역인 소스에 콘택되게 된다. 이를 단면도인 제2도 및 제3도를 통하여 상세히 살펴보면, 제2도(a)는 반도체기판(18)상에 소자분리 산화막(1), 게이트산화막(3)을 형성한 다음, 폴리실리콘막을 증착해 불순물 주입공정을 행하여 게이트전극(4) 및 워드선(4') 패턴을 형성한 다음, 불순물 이온주입하여 불순물 확산층(2)을 형성하고, 제1절연막(6)으로 절연한 후, 비트라인(5)을 형성한 다음, 제2절연막(7)으로 절연하게 된다. 이때 절단선 B-B'의 단면도는 제3도(a)와 같다.

제2도(b)는 전하저장콘택(8)을 감광막 패턴과 제1, 2절연막(6,7)의 건식식각으로 형성한 후, 폴리실리콘막을 증착하여 전하저장용 제1전도층(9)을 형성한 상태의 단면도이며, 제3도(b)는 B-B' 절단선의 단면도이다.

제2도(c)는 상기 구조 상부에 완충산화막(10)을 형성한 후, 제1도에서 도면부호 'a'로 나타낸 감광막 패턴(11)을 이용한 식각공정으로 상기 완충산화막(10)을 식각한 상태를 나타낸다.

제2도(d)는 식각된 패턴위에 폴리실리콘을 증착하여 전하저장용 제2전도층(12)을 형성한 다음, 산화막을 증착하여 스페이서 형성용 절연막(13)을 형성한 상태를 나타내며, 제3도(c)는 상기 제2도(d)의 공정 수행 결과에 따라 나타나게 되는 B-B' 절단선을 따른 단면도이다.

제2도(e)는 상기 절연막(13)을 비등방성 건식식각 하여 스페이서를 형성하고 폴리실리콘을 증착하여 전하저장용 제3전도층(14)을 형성한 상태의 단면도이다. 여기서, 상기 스페이서 형성으로 본 발명의 목적인 캐패시터 표면적 증대를 일차적으로 이룰 수 있다. 또한, 상기 전하저장용 전도층인 제1, 제2, 제3전도층(9,12,14) 형성시, 폴리실리콘막을 증착한 후 이온주입 혹은 POCl₃를 도핑하거나 WSi₂또는 MoSi₂등의 실리사이드를 사용하여 특성을 향상시킬 수 있다.

제2도(f)는 제1도에서 도면부호 'b'로 나타낸 제2감광막 패턴(15)을 이용하여, 상기 전하저장 제3, 제2전도층(14,12)과 완충산화막(10)을 차례로 식각한 후 습식식각으로 스페이서 절연막(13)과 측벽에 남아있는 완충산화막(10)을 제거하고 다시 건식식각으로 전하저장 제1전도층(9)을 소정부위 제거한 상태의 단면도이며, 이때 제1도의 B-B' 절단선을 따른 단면구조가 제3도(d)에 도시되어 있다. 여기서, 상기 스페이서 절연막(13)을 식각하여 뚫린 구조를 형성함으로써 본 발명의 목적인 캐패시터 표면적 증대를 이차적으로 이룰 수 있다. 또한 전하저장 제1전도층 하부에 언더컷(under cut)이 형성되도록 상기 제2절연막(7)을 습식식각하여 캐패시터 표면적을 증대시키는 식각 단계를 더 포함시킬 수 있다. 이러한 하부 언더컷 구조는 상기 공정방법을 아래와 같이 하여도 얻을 수 있다. 전하저장 제1, 2, 3전도층(9,12,14), 완충산화막(10), 스페이서 산화막(13)을 모두 건식식각 하고 측벽에 남은 잔여 완충산화막과 전하저장 제2, 3전도층 사이에 있는 스페이서 산화막을 습식식각 하면 전하저장 전도층 아래에 언더컷이 형성된다.

끝으로, 제1도의 A-A' 절단선을 따른 제2도(g)와 제1도의 B-B' 절단선을 따른 제3도(e)는 상기 구조에 캐패시터 절연막(16)과 플레이트전극(17)을 형성하여 본 발명인 반도체 소자용 적층 캐패시터를 형성한 단면도이다.

상기와 같이 이루어지는 본 발명은 스페이서 산화막을 실린더 캐패시터 안쪽 측벽에 형성하여 뚫린 구조를 이룸으로써 비교적 간단한 공정방법으로 캐패시터의 유효 표면적을 증대시키는 효과를 얻을 수 있다.

Claims

반도체 기억소자 제조공정중 워드라인(4') 및 비트라인(5)이 형성되어있는 구조상에 반도체 소자용 적층 캐패시터 형성방법에 있어서, 상기 비트라인(5)상에 절연막(6,7)을 형성한 다음, 전하저장콘택(8)을 형성하여, 전하저장용 제1전도층(9)을 형성한 다음, 상기 구조 상부에 완충산화막(10)을 형성하고, 감광막 패턴(11)을 이용한 식각공정으로 상기 완충산화막(10)을 식각하는 제1단계, 전체구조 상부에 전하저장용 제2전도층(12)을 형성한 다음, 스페이서 형성용 절연막(13)을 형성하는 제2단계, 상기 절연막(13)을 비등방성 건식식각 하여 스페이서를 형성한 다음, 전하저장용 제3전도층(14)을 형성하는 제3단계, 감광막 패턴(15)을 이용하여 상기 전하저장 제2, 3전도층(12,14)과 스페이서 절연막, 완충산화막(10)을 차례로 식각한 후, 상기 전하저장 제2, 제3전도층 사이에 있는 상기 스페이서 절연막(13)을 식각하여 뚫린 구조를 형성하는 제4단계 및 상기 전하저장 제1전도층(9)을 소정부위 제거한 다음, 캐패시터 절연막(16)과 플레이트전극(17)을 형성하는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자용 적층 캐패시터 형성방법.
제1항에 있어서, 상기 전하저장 전도층(9,12,14)은, 폴리실리콘 증착후 이온주입 혹은 POCl₃를 도핑하거나 WSi₂또는 MoSi₂등의 실리사이드를 사용하는 것을 특징으로 하는 반도체 소자용 적층 캐패시터 형성방법.
제1항에 있어서, 상기 제4단계 및 제5단계의 전하저장용 전도층(14,12), 완층산화막(10), 스페이서 산화막(13), 전하저장 제1전도층(9)을 모두 건식식각하고, 상기 잔여 스페이서 산화막(13)과 잔여 완충산화막(10)을 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자용 적층 캐패시터 형성방법.
제1항 또는 제3항에 있어서, 상기 제4단계의 완충산화막(10) 습식식각후 전하저장 제1전도층 하부에 언더컷이 형성되도록 상기 제2절연막(7)을 습식식각하여 캐패시터 표면적을 증대시키는 식각 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자용 적층 캐패시터 형성방법.