KR0126114B1 - 반도체 메모리 장치 제조방법 - Google Patents

Abstract

본 발명은 DRAM 셀을 제조하는 방법에 관한 것으로, 전하저장 전극의 공정 마진을 확보함으로써 전하 저장 전극의 표면적을 증가시켜 높은 용량의 캐패시턴스를 확보하기 위하여, 소자분리막, 게이트 산화막, 게이트 전극, 드레인 및 소오스를 구비하는 통상적인 모스 트랜지스터가 형성된 반도체 기판 상에 제1절연막을 형성하는 단계 ; 상기 제1절연막을 관통하여 상기 드레인에 콘택되되, 상기 게이트 전극과 교차하는 비트라인을 형성하는 단계 ; 상기 비트라인 상부에 소정의 제2절연막을 형성하는 단계 ; 상기 제2절연막, 상기 비트라인 및 상기 제1절연막을 선택적 식각하여 상기 소오스의 일부를 노출시키는 콘택트홀을 형성하는 단계 ; 상기 콘택홀 측벽에 스페이서 절연막을 형성하는 단계 ; 및 상기 소오스에 콘택되는 캐패시터를 형성하는 단계를 포함하여 이루어진다.

Description

반도체 메모리 장치 제조방법

제1도는 종래 기술에 따라 제조된 DRAM 셀의 단면 구조도.

제2A도 내지 제2D도는 본 발명의 일실시예에 다른 DRAM 셀의 제조 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명*

1 : 반도체 기판2 : 필드 산화막

3 : 게이트 산화막4 : 게이트 전극

5 : 드레인6 : 소오스

7 : 층간 절연막8,13,18 : 감광막

9 : 비트라인10,12,16 : 산화막

11 : 질화막14 : 스페이서 질화막

15 : 제1전하저장 전극17 : 제2전하저장 전극

19 : 유전막20 : 플레이트 전극

본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 반도체 메모리 장치의 하나인 DRAM(Dynamic Random Access Memory) 셀(cell) 제조시 비트라인과 캐패시터의 공정 마진을 확보할 수 있는 방법에 관한 것이다.

이하, 첨부된 도면 제1도를 참조하여 종래 기술을 상세히 살펴보면 다음과 같다.

도시된 바와 같이 우선, 반도체 기판(1)상에 필드 산화막(2), 게이트 산화막(3), 게이트 전극(4), 층간 절연막(7), 드레인(5), 소오스(6)를 순차적으로 형성하여 트랜지스터를 구성한다.

계속하여, 불순물 이온주입 영역인 소오스(6)에 콘택된 전하저장 전극(15) 및 전하저장 전극(15) 상에 형성된 유전막(19)과 플레이트 전극(20)을 형성한다.

다음으로, 평탄화를 이룬 절연막(40) 및 층간 절연막(7)을 관통하여 드레인(5)의 일부에 콘택되는 비트라인(9)을 형성한다.

그러나, 상기한 바와 같은 종래 기술에 따라 형성된 DRAM 셀은 캐패시터를 형성한 이후에 비트라인을 형성함으로써, 캐패시터를 정의하기 위한 특히, 플레이트 전극을 정의하는데 제한이 있게 된다. 즉, 비트라인이 드레인의 콘택 공정 마진을 고려하면, 캐패시터 패턴을 정의하는데 매우 큰 제한이 뒤따르게 되므로 캐패시터의 표면적을 증가시키는데 한계가 있어 고집적 반도체 메모리 장치를 제조하는데 문제점이 되어 왔다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 전하저장 전극의 마진을 확보함으로써 전하저장 전극의 표면적을 증가시켜 높은 용량의 캐패시턴스를 확보할 수 있는 반도체 메모리 장치 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치 제조방법은 소자분리막, 게이트 절연막, 게이트 전극, 드레인 및 소오스를 구비하는 통상적인 모스 트랜지스터가 형성된 반도체 기판 상에 제1절연막을 형성하는 단계 ; 상기 제1절연막을 관통하여 상기 드레인에 콘택되되, 상기 게이트 전극과 교차하는 비트라인을 형성하는 단계 ; 전체 구조 상부에 제2절연막을 형성하는 단계 ; 상기 제2절연막, 상기 비트라인 및 상기 제1절연막을 선택적으로 식각하여 상기 소오스의 일부를 노출시키는 콘택홀을 형성하는 단계 ; 상기 콘택홀 측벽에 스페이서 절연막을 형성하는 단계 ; 및 상기 소오스에 콘택되는 캐패시터를 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면 제2A도 내지 제2D도를 참조하여 발명의 일실시예를 상세히 설명한다.

먼저, 제2A도에 도시된 바와 같이 반도체 기판(1) 상에 필드 산화막(2), 게이트 산화막(3), 게이트 전극(워드라인,4), 드레인(5), 소오스(6), 층간 절연막(7)을 일반적인 방법으로 형성한 다음, 그 상부에 비트라인이 콘택되는 드레인(5)의 일부를 노출시키기 위한 포토레지스트 패턴(8)을 형성한다.

그리고, 제2B도에 도시된 바와 같이 포토레지스트 패턴(8)을 사용하여 층간 절연막(7)을 선택적 식각한 다음, 포토레지스트 패턴(8)을 제거한다. 계속하여, 그 상부에 비트라인(9), 산화막(10), 질화막(11), 산화막(12)을 순차적으로 형성하고, 소오스(6)의 일부를 노출시키기 위한 포토레지스트 패턴(13)을 형성한다. 이때, 질화막(11)은 식각 방지막으로써 형성된 것이다.

다음으로, 제2C도에 도시된 바와 같이 포토레지스트 패턴(13)을 사용하여 산화막(12), 질화막(11), 산화막(10), 비트라인(9)의 일부를 선택적으로 건식식각하여 소오스(6)와 전하저장 전극의 콘택을 위한 콘택홀을 형성하고, 포토레지스트 패턴(13)을제거한다. 계속하여, 전체 구조 상부에 산화막 식각시의 식각 방지막인 질화막을 형성하고, 이를 전면성 식각하여 콘택홀의 측벽에 스페이서 질화막(14)을 형성한 다음, 전체 구조 상부에 폴리실리콘막을 증착하고, 이를 패터닝하여 제1전하저장 전극(15)을 형성한다. 계속하여, 전체 구조 상부에 평탄화를 이룬 산화막(16)을 형성하고, 제1전하저장 전극(15)의 범위 내에서 산화막(16)을 선택적으로 식각해 낸 다음, 전체 구조 상부에 제2전하저장 전극 형성을 위한 폴리실리콘막(17)을 증착하고, 폴리실리콘막이 형성하고 있는 홈 부위에 포토레지스트(18)을 매립한다.

끝으로, 제2D도에 도시된 바와 같이 포토레지스트(18)를 식각 장벽으로 하여 폴리실리콘막(17)을 식각하여 제2전하저장 전극(17)을 패터닝하고, 노출된 산화막(16) 및 산화막(12)을 습식 식각 방식으로 제거한다. 이때, 질화막(11) 및 스페이서 질화막(14)이 식각 방지막 역할을 하게 된다. 계속하여, 포토레지스트(18)를 제거하고, 노출된 제1 및 제2전하저장 전극(15,17) 표면을 따라 유전막(19)을 형성한 다음, 전체 구조 상부에 플레이트 전극(20)을 형성한다.

상기한 본 발명의 일실시예에서는 실린더형 캐패시터를 일례로 설명하였으나, 이는 본 발명의 기술적 사상에 포함되는 것이 아니며, 따라서 다른 구조의 캐패시터의 적용 또한 가능하다.

상기와 같이 이루어지는 본 발명은 비트라인을 관통하여 모스 트랜지스터에 콘택되는 전하저장 전극을 형성함으로서 전하저장 전극 형성시의 충분한 공정 마진을 확보하는 효과가 있으며, 이로 인하여 전하저장 전극의 표면적을 충분히 확보하여 고집적 반도체 메모리 장치의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (3)

1. 소자분리막, 게이트 절연막, 게이트 전극, 드레인 및 소오스를 구비하는 통상적인 모스 트랜지스터가 형성된 반도체 기판 상에 제1절연막을 형성하는 단계 ; 상기 제1절연막을 관통하여 상기 드레인에 콘택되되, 상기 게이트 전극과 교차하는 비트라인을 형성하는 단계 ; 전체 구조 상부에 제2절연막을 형성하는 단계 ; 상기 제2절연막, 상기 비트라인 및 상기 제1절연막을 선택적 식각하여 상기 소오스의 일부를 노출시키는 콘택홀을 형성하는 단계 ; 상기 콘택홀 측벽에 스페이서 절연막을 형성하는 단계 ; 및 상기 소오스에 콘택되는 캐패시터를 형성하는 단계를 포함하여 이루어진 반도체 메모리 장치 제조방법.
2. 제1항에 있어서, 상기 스페이서 절연막은 질화막을 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치 제조방법.
3. 제1항 또는 제2항에 있어서, 상기 제2절연막은 차례로 적층된 제1산화막, 질화막, 제2산화막을 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치 제조방법.