KR100436133B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100436133B1
KR100436133B1 KR1019970081342A KR19970081342A KR100436133B1 KR 100436133 B1 KR100436133 B1 KR 100436133B1 KR 1019970081342 A KR1019970081342 A KR 1019970081342A KR 19970081342 A KR19970081342 A KR 19970081342A KR 100436133 B1 KR100436133 B1 KR 100436133B1
Authority
KR
South Korea
Prior art keywords
bit line
insulating film
gate
film
spacer
Prior art date
Application number
KR1019970081342A
Other languages
English (en)
Other versions
KR19990061088A (ko
Inventor
정재관
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019970081342A priority Critical patent/KR100436133B1/ko
Publication of KR19990061088A publication Critical patent/KR19990061088A/ko
Application granted granted Critical
Publication of KR100436133B1 publication Critical patent/KR100436133B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 소자의 제조공정중 게이트 전극 스페이서를 식각 선택비가 높은 물질을 이용하여 전하 보존 전극의 콘택을 의도적으로 셀 트랜지스트의 게이트에서 멀리 떨어지게 하여 전하 보존 전극의 고농도로 도핑된 폴리가 확산되더라도 고농도 N+ 정션이 게이트 전극까지 도달하지 못하도록 함으로써 GIDL 전류를 감소시킴에 의해 디램 셀의 리프레쉬 특성을 향상시킬 수 있고, 이로 인해 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 디램셀 제조 공정중 게이트 전극 스페이서를 식각 선택비가 높은 물질을 이용하여 전하 보존 전극 형성시 셀 트랜지스트의 게이트에서 멀리 떨어지게 함으로써 디램 셀의 리프레쉬(Refresh) 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 디램 소자의 고집적화로 인해 반도체 소자의 셀 크기도 점점 줄어들게 되어 전하 보존 전극 형성시 전극 콘택이 셀 트랜지스트의 게이트에서 점점 인접한 위치에 형성되고 있다.
따라서 전하 보존 전극의 높은 N+ 고농도 폴리가 게이트 전극에 까지 확산되어 정션(junction)이 게이트와 겹쳐져서(overlap 되어) 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage Current; 이하 GIDL 이라 함)가 크게 나타나 디램 셀의 리프레쉬 특성에 악 영향을 주고 있다.
아울러, 반도체 소자의 고집적화로 인해 게이트 산화막도 낮아지게 되어 상기 셀의 GIDL 전류는 더욱 심하게 발생되고, 이로 인해 셀의 리프레쉬 특성에 심각한 영향을 미쳐 반도체 소자의 제조공정 수율 및 신뢰성을 저하시키게 되는 문제점이 있다,
따라서 본 발명은 상기한 문제점을 해결하기 위하여 게이트 전극 스페이서를 식각 선택비가 높은 물질을 이용하여 전하 보존 전극의 콘택을 의도적으로 셀 트랜지스트의 게이트에서 멀리 떨어지게 함으로써 디램 셀의 리프레쉬 특성을 향상시켜 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1 은 본 발명의 기술에 따른 반도체 디램 셀의 레이 아웃도
도 2a 내지 도 10a 는 본 발명의 방법에 따른 반도체 디램 셀의 제조 공정단계를 도시한 단면도
도 2b 내지 도 10b 는 상기 도 2a 내지 도 10a 와 수직한 방향에서 본 단면도
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 소자분리 산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : 게이트 마스크 절연막 6 : 게이트 측면 산화막
7 : N- 소오스/드레인 접합 8 : 게이트 스페이서 절연막
9 : 제 1 층간 절연막 10 : 감광막
11 : 비트라인 전극물질 12 : 비트라인 마스크 절연막
12' : 비트라인 스페이서 절연막 13 : 제 2 층간 절연막
15 : 전하 보존 전극 16 : 고농도 N+ 소오스/드레인 접합
A : 비트라인 콘택 B : 전하 보존 전극 콘택
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은,
반도체 기판상에 소자분리 산화막, 게이트 산화막, 게이트 전극, 게이트 마스크 절연막, 게이트 측면 산화막을 차례로 형성하는 단계와,
저농도 소오스/드레인 불순물 주입하는 단계와,
전체구조 상부에 스페이서 절연막을 소정 두께로 증착한 후 식각하여 게이트 스페이서를 형성하는 단계와,
전체구조 상부에 제 1 층간 절연막을 형성한 후, 상기 제 1 층간 절연막 상부에 감광막을 도포한 다음, 패터닝하여 비트라인 콘택 마스크를 형성하는 단계와,
상기 비트라인 콘택 마스크로 상기 제 1 층간 절연막을 식각하는 단계와,
상기 감광막을 제거한 후, 비트라인 전극 형성물질을 증착하고, 그 상부에 비트라인 마스크용 절연막을 증착한 후 비트라인 전극을 형성하는 단계와,
상기 전체구조 상부에 비트라인 절연막을 증착한 후 식각하여 비트라인 절연막 스페이서를 형성하는 단계와,
전체구조 상부에 제 2 층간 절연막을 형성하는 단계와,
상기 제 2 층간 절연막 상부에 전하 보존 콘택 마스크를 이용하여 동작영역의 게이트 전극에서는 멀리 떨어지고, 절연막의 게이트 전극에는 걸쳐지도록 하는 전하 보존 콘택 형성용 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 이용하여 상기 제 2 층간 절연막, 제 1 층간 절연막 및 게이트 산화막을 선택적으로 식각하는 단계와,
상부의 감광막을 제거한 후, 전체구조 상부에 전하 보존 전극 물질을 증착하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.
도 1 은 본 발명의 기술에 따른 반도체 디램 셀의 레이 아웃도이고,
도 2a 내지 도 10a 는 본 발명의 방법에 따른 반도체 디램 셀의 제조 공정단계를 도시한 단면도이다.
한편, 상기 도 2a 내지 도 10a 의 측면에 도시한 도 2b 내지 도 10b 는 상기 도 2a 내지 도 10a 와 수직한 방향에서 본 단면도이다.
먼저 도 2a 와 도 2b 를 참조하면, 반도체 기판(1)상에 소자분리 산화막(2), 게이트 산화막(3), 게이트 전극(4), 게이트 마스크 절연막(5), 게이트 측면 산화막(6)을 차례로 형성한다.
그 후 N-저농도 소오스/드레인 불순물을 주입하여 소오스/드레인 접합영역(7)을 형성한다.
도 3a 와 도 3b를 참조하면, 전체구조 상부에 게이트 스페이서 형성을 위한 절연막(8)을 형성한 후, 비등방성 식각으로 식각하여 게이트 절연막 스페이서(8)를 형성한다.
이때 상기 게이트 스페이서 절연막(12)은 질화막으로 형성하고, 그 두께는 50∼300Å 로 형성한다.
다음 도 4a 와 도 4b 를 참조하면, 전체구조 상부에 제 1 층간 절연막(9)을 형성한 후, 상기 제 1 층간 절연막(9) 상부에 감광막을 도포한 다음 패터닝함에 의해 비트라인 콘택 마스크(10)를 형성한다.
다음 도 5a 와 도 5b 를 참조하면, 상기 감광막으로 된 비트라인 콘택 마스크(10)로 상기 제 1 층간 절연막(9)의 소정부위를 식각하여 비트라인 콘택(A)을 형성한다.
도 6a 와 도 6b 를 참조하면, 상부의 감광막(10)을 제거한 후, 비트라인 전극 형성물질(11)을 증착하고, 그 상부에 비트라인 마스크용 절연막(12)을 증착한 후, 비트라인 전극(11)을 형성한다.
도 7a 와 도 7b 를 참조하면, 전체구조 상부에 비트라인 스페이서 절연막을 증착한 후 비등방성 식각으로 식각하여 비트라인 절연 스페이서(12')를 형성한다.
이때 상기 비트라인 스페이서 절연막은 상기 비트라인 마스크 절연막(12)과 동일한 물질로 형성한다.
그 후 전체구조 상부에 제 2 층간 절연막(13)을 형성한 다음, 상기 제 2 층간 절연막(13) 상부에 전하 보존 콘택 마스크를 이용하여 동작영역의 상기 게이트 전극(4)에서는 멀리 떨어지고, 절연막위의 상기 게이트 전극(4)에는 걸쳐(overlap)지도록 하는 전하 보존 콘택 형성용 감광막 패턴(14)을 형성한다.
도 8a 와 도 8b 를 참조하면, 상기 전하 보존 콘택 형성용 감광막 패턴(14)을 이용하여 상기 제 2 층간 절연막(13), 상기 제 1 층간 절연막(9) 및 게이트 산화막(3)만을 선택적으로 식각하여 전하 보존 전극 콘택홀(B)을 형성한 후 상기 감광막(14)을 제거한다.
도 9a 와 도 9b 를 참조하면, 전체구조 상부에 전하 보존 전극 물질(27)을 충분한 두께로 도포하여 상기 콘택홀 내부를 채운다.
이때 상기 전하 보존 전극 물질(17)을 콘택홀 내부에 채우기 전에 고농도 N+ 소오스/드레인 불순물 주입을 실시하여 소오스/드레인 접합영역(16)을 형성한다.
한편, 도 10a 와 도 10b 를 참조하면, 비트라인 전극(11)의 측면에 절연막 스페이서(12')를 형성하지 않은 경우를 도시하고 있다.
이상 상술한 바와 같은 본 발명의 방법에 따라 반도체 소자의 제조공정중 게이트 전극 스페이서를 식각 선택비가 높은 물질을 이용하여 전하 보존 전극의 콘택을 의도적으로 셀 트랜지스트의 게이트에서 멀리 떨어지게 하여 전하 보존 전극의 고농도로 도핑된 폴리가 확산되더라도 고농도 N+ 정션이 게이트 전극까지 도달하지 못하도록 함으로써 GIDL 전류를 감소시킴에 의해 디램 셀의 리프레쉬 특성을 향상시킬 수 있고, 이로 인해 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 소자의 제조방법에 있어서,
    반도체 기판상에 소자분리 산화막, 게이트 산화막, 게이트 전극, 게이트 마스크 절연막, 게이트 측면 산화막을 차례로 형성하는 단계와,
    저농도 소오스/드레인 불순물 주입하는 단계와,
    전체구조 상부에 스페이서 절연막을 소정 두께로 증착한 후 식각하여 게이트 스페이서를 형성하는 단계와,
    전체구조 상부에 제 1 층간 절연막을 형성한 후, 상기 제 1 층간 절연막 상부에 감광막을 도포한 다음, 패터닝하여 비트라인 콘택 마스크를 형성하는 단계와,
    상기 비트라인 콘택 마스크로 상기 제 1 층간 절연막을 식각하는 단계와,
    상기 감광막을 제거한 후, 비트라인 전극 형성물질을 증착하고, 그 상부에 비트라인 마스크용 절연막을 증착한 후 비트라인 전극을 형성하는 단계와,
    상기 전체구조 상부에 비트라인 절연막을 증착한 후 식각하여 비트라인 절연막 스페이서를 형성하는 단계와,
    전체구조 상부에 제 2 층간 절연막을 형성하는 단계와,
    상기 제 2 층간 절연막 상부에 전하 보존 콘택 마스크를 이용하여 동작영역의 게이트 전극에서는 멀리 떨어지고, 절연막의 게이트 전극에는 걸쳐지도록 하는 전하 보존 콘택 형성용 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 이용하여 상기 제 2 층간 절연막, 제 1 층간 절연막 및 게이트 산화막을 선택적으로 식각하는 단계와,
    상부의 감광막을 제거한 후, 전체구조 상부에 전하 보존 전극 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 마스크 절연막 및 게이트 스페이서 절연막이 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 전하 보존 콘택 식각후 콘택 스페이서 절연막을 증착한 후, 비등방성으로 건식식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 콘택 스페이서 절연막의 형성은 질화막으로 하고, 그 두께는 50∼300Å 인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 반도체 소자의 제조공정중 비트라인 전극위의 측면의 절연막 형성공정을 생략하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 비트라인 스페이서 절연막은 상기 비트라인 마스크용 절연막과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1019970081342A 1997-12-31 1997-12-31 반도체 소자의 제조방법 KR100436133B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970081342A KR100436133B1 (ko) 1997-12-31 1997-12-31 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970081342A KR100436133B1 (ko) 1997-12-31 1997-12-31 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR19990061088A KR19990061088A (ko) 1999-07-26
KR100436133B1 true KR100436133B1 (ko) 2004-09-18

Family

ID=37348850

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970081342A KR100436133B1 (ko) 1997-12-31 1997-12-31 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100436133B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100366620B1 (ko) * 1999-09-02 2003-01-09 삼성전자 주식회사 자기정합 콘택을 갖는 반도체 메모리장치 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196498A (ja) * 1992-12-25 1994-07-15 Toshiba Corp 半導体装置およびその製造方法
KR940016769A (ko) * 1992-12-30 1994-07-25 김주용 고집적 반도체기억장치의 전하보존전극 제조 방법
KR940016770A (ko) * 1992-12-30 1994-07-25 김주용 반도체 기억장치의 전하보존전극 제조방법
KR19990020384A (ko) * 1997-08-30 1999-03-25 김영환 반도체 소자의 산화막 식각 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196498A (ja) * 1992-12-25 1994-07-15 Toshiba Corp 半導体装置およびその製造方法
KR940016769A (ko) * 1992-12-30 1994-07-25 김주용 고집적 반도체기억장치의 전하보존전극 제조 방법
KR940016770A (ko) * 1992-12-30 1994-07-25 김주용 반도체 기억장치의 전하보존전극 제조방법
KR19990020384A (ko) * 1997-08-30 1999-03-25 김영환 반도체 소자의 산화막 식각 방법

Also Published As

Publication number Publication date
KR19990061088A (ko) 1999-07-26

Similar Documents

Publication Publication Date Title
US7811881B2 (en) Methods for forming semiconductor structures with buried isolation collars and semiconductor structures formed by these methods
KR100509210B1 (ko) Dram셀장치및그의제조방법
KR100392210B1 (ko) 메모리 어레이 및 지원 트랜지스터 형성 방법
US7510930B2 (en) Method for fabricating recessed gate MOS transistor device
KR100436133B1 (ko) 반도체 소자의 제조방법
US20030207531A1 (en) Method for forming polysilicon connected deep trench dram cell
KR100623591B1 (ko) 메모리소자 및 그의 제조 방법
KR100586544B1 (ko) 반도체 소자의 제조 방법
KR100961195B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR0126114B1 (ko) 반도체 메모리 장치 제조방법
KR20000013402A (ko) 메모리 커패시터의 제조 방법
KR0179839B1 (ko) 반도체소자의 캐패시터 제조방법
KR0183742B1 (ko) 반도체장치의 콘택 형성방법
KR100505592B1 (ko) 셀캐패시터의제조방법
KR100232205B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR100321146B1 (ko) 에스램 디바이스 및 그 제조방법
KR100390041B1 (ko) 디램 메모리 셀의 제조방법
KR100293715B1 (ko) 고집적 반도체 기억소자 제조방법
KR960011665B1 (ko) 반도체 소자용 적층 캐패시터 형성방법
KR960001038B1 (ko) 워드라인 매립형 디램 셀의 제조방법
KR20000055847A (ko) 반도체 메모리 장치의 제조 방법
KR20000045670A (ko) 디램의 메모리셀 제조방법
KR20010096348A (ko) 반도체장치의 콘택 플러그/콘택 전극 제조방법
KR20000039715A (ko) 디램의 셀 트랜지스터 제조방법
KR20030001916A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee