KR20000045670A - 디램의 메모리셀 제조방법 - Google Patents
디램의 메모리셀 제조방법 Download PDFInfo
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Abstract
본 발명은 디램의 메모리셀 제조방법에 관한 것으로, 소자가 고집적화되어 스토리지 노드 콘택홀 및 비트라인 콘택홀을 자기정렬을 통해 형성함에 따라 질화막측벽과 반도체기판이 직접 접촉되는 계면에 결함 및 트랩등이 발생되어 커패시터의 스토리지 노드에 저장된 전하가 계면을 통해 누설됨으로써, 메모리셀의 리프레시 특성이 저하되는 문제점이 있었다. 따라서, 본 발명은 소자간 분리영역이 형성된 반도체기판의 상부에 순차적으로 게이트산화막, 게이트전극 및 캡질화막을 형성하고, 그 캡질화막의 상부에 게이트가 형성될 영역을 정의하는 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 적용하여 캡질화막을 식각하고, 노출된 게이트전극 상에 산소이온을 주입한 후, 감광막 패턴을 제거하는 공정과; 어닐링을 실시하여 게이트전극과 게이트산화막의 사이에 버퍼산화막을 형성하는 공정과; 상기 캡질화막을 마스크로 하여 게이트전극을 식각한 후, 버퍼산화막과 게이트산화막을 통해 반도체기판 내에 저농도 불순물이온을 주입하여 저농도영역을 형성하는 공정과; 상기 저농도영역이 형성된 구조물의 상부에 질화막을 증착한 후, 에치-백하여 상기 게이트전극과 캡질화막의 식각된 측면에 질화막측벽을 형성하는 공정과; 상기 질화막측벽 및 캡질화막을 마스크로 하여 반도체기판 내에 고농도 불순물이온을 주입하여 소스/드레인을 형성하는 공정과; 상기 소스/드레인이 형성된 구조물 상에 제1,제2절연막에 의해 격리되는 통상적인 자기정렬방법을 통해 스토리지 노드 콘택 및 비트라인을 형성하는 공정으로 이루어지는 디램의 메모리셀 제조방법을 제공하여 질화막측벽을 이용한 자기정렬을 통해 스토리지 노드와 비트라인을 형성하는 고집적 메모리셀에 있어서, 버퍼산화막을 통해 질화막측벽과 반도체기판의 직접적인 접촉을 차단하여 메모리셀의 리프레시 특성저하를 방지함과 아울러 부수적으로, 게이트전극의 하면 가장자리에 게이트산화막보다 두꺼운 버퍼산화막이 국부적으로 형성됨에 따라 피모스 트랜지스터의 경우에는 게이트 드레인간 유도되는 누설전류를 억제할 수 있고, 엔모스 트랜지스터의 경우에는 열전자주입을 억제하여 트랜지스터의 수명단축을 방지할 수 있는 효과가 있다.
Description
본 발명은 디램의 메모리셀 제조방법에 관한 것으로, 특히 고집적 메모리셀을 제조하기 위하여 채택된 자기정렬되는 콘택(self-aligned contact)을 형성할 때, 질화막측벽과 반도체기판이 직접적으로 접촉되는 것을 방지하기에 적당하도록 한 디램의 메모리셀 제조방법에 관한 것이다.
종래 디램의 메모리셀 제조방법을 도1에 도시한 단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 소자간 분리영역(2)이 형성된 반도체기판(1)의 상부전면에 게이트산화막(3), 게이트전극(4) 및 질화막(5)을 순차적으로 형성한 후, 사진식각공정을 통해 질화막(5), 게이트전극(4)의 일부를 순차적으로 식각하여 반도체기판(1)의 액티브영역 및 소자간 분리영역(2)의 상부에 게이트를 이격 형성한다. 이때, 게이트전극(4)은 엔형 불순물로 도핑된 폴리실리콘을 증착하여 형성할 수 있다.
그리고, 상기 게이트를 마스크로 하여 반도체기판(1) 내에 저농도의 엔형 불순물이온을 주입한 후, 그 구조물의 상부전면에 질화막을 증착한 후, 에치-백(etch-back)하여 상기 게이트의 측면에 질화막측벽(6)을 형성한다. 이때, 질화막을 증착하기 전에 세정을 실시함에 따라 상기 게이트가 형성되지 않은 영역의 액티브영역 상에 잔류하는 게이트산화막(3)은 완전히 제거된다.
그리고, 상기 게이트 및 질화막측벽(6)을 마스크로 하여 반도체기판(1) 내에 고농도의 엔형 불순물이온을 주입하여 엘디디(lightly doped drain : LDD)의 소스/드레인(7,8)을 형성한다.
그리고, 상기 소스/드레인(7,8)이 형성된 구조물의 상부전면에 제1절연막으로 예를 들어 산화막(9)을 증착한 후, 사진식각공정을 통해 소스/드레인(7)이 노출되도록 산화막(9)을 식각하여 스토리지 노드 콘택홀을 형성한다. 이때, 상기 질화막(5) 및 질화막측벽(6)이 산화막(9)과의 식각선택비로 인해 식각되지 않으므로, 스토리지 노드 콘택홀은 자기정렬되어 형성된다.
그리고, 상기 스토리지 노드 콘택홀을 통해 소스/드레인(7)이 노출된 구조물의 상부에 도전성물질로 예를 들어 엔형 불순물로 도핑된 폴리실리콘을 증착한 후, 에치-백하여 스토리지 노드 콘택(10)을 형성한다.
그리고, 상기 스토리지 노드 콘택(10)이 형성된 구조물의 상부에 제2절연막으로 예를 들어 산화막(11)을 증착한 후, 사진식각공정을 통해 소스/드레인(8)이 노출되도록 산화막(11,9)을 식각하여 비트라인 콘택홀을 형성한다. 이때, 스토리지 노드 콘택홀과 동일하게 질화막(5) 및 질화막측벽(6)이 산화막(11,9)과의 식각선택비로 인해 식각되지 않으므로, 비트라인 콘택홀은 자기정렬되어 형성된다.
그리고, 상기 비트라인 콘택홀을 통해 소스/드레인(8)이 노출된 구조물의 상부에 도전성물질로 예를 들어 엔형 불순물로 도핑된 폴리실리콘(12) 및 WSix막(13)을 순차적으로 증착한 후, 에치-백하여 비트라인을 형성한다.
그러나, 상기한 바와같은 종래 디램의 메모리셀 제조방법은 소자가 고집적화되어 스토리지 노드 콘택홀 및 비트라인 콘택홀을 자기정렬을 통해 형성함에 따라 질화막측벽과 반도체기판이 직접 접촉되는 계면에 결함(defect) 및 트랩(trap)등이 발생되어 커패시터의 스토리지 노드에 저장된 전하(charge)가 계면을 통해 누설됨으로써, 메모리셀의 리프레시(refresh) 특성이 저하되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 질화막과 반도체기판의 직접적인 접촉을 차단하여 메모리셀의 리프레시 특성저하를 방지할 수 있는 디램의 메모리셀 제조방법을 제공하는데 있다.
도1은 종래 디램의 메모리셀 제조방법을 보인 수순단면도.
도2는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
21:반도체기판 22:분리영역
23:게이트산화막 24:게이트전극
25:캡질화막 26:버퍼산화막
27:저농도영역 28:질화막측벽
29:소스/드레인 30,31:산화막
32:스토리지 노드 콘택 33:비트라인
상기한 바와같은 본 발명의 목적을 달성하기 위한 디램의 메모리셀 제조방법은 소자간 분리영역이 형성된 반도체기판의 상부에 순차적으로 게이트산화막, 게이트전극 및 캡질화막을 형성하고, 그 캡질화막의 상부에 게이트가 형성될 영역을 정의하는 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 적용하여 캡질화막을 식각하고, 노출된 게이트전극 상에 산소이온을 주입한 후, 감광막 패턴을 제거하는 공정과; 어닐링(annealing)을 실시하여 게이트전극과 게이트산화막의 사이에 버퍼산화막을 형성하는 공정과; 상기 캡질화막을 마스크로 하여 게이트전극을 식각한 후, 버퍼산화막과 게이트산화막을 통해 반도체기판 내에 저농도 불순물이온을 주입하여 저농도영역을 형성하는 공정과; 상기 저농도영역이 형성된 구조물의 상부에 질화막을 증착한 후, 에치-백하여 상기 게이트전극과 캡질화막의 식각된 측면에 질화막측벽을 형성하는 공정과; 상기 질화막측벽 및 캡질화막을 마스크로 하여 반도체기판 내에 고농도 불순물이온을 주입하여 소스/드레인을 형성하는 공정과; 상기 소스/드레인이 형성된 구조물 상에 제1,제2절연막에 의해 격리되는 통상적인 자기정렬방법을 통해 스토리지 노드 콘택 및 비트라인을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 디램의 메모리셀 제조방법을 도2a 내지 도2g의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 소자간 분리영역(22)이 형성된 반도체기판(21)의 상부에 순차적으로 게이트산화막(23), 게이트전극(24) 및 캡질화막(25)을 형성하고, 그 캡질화막(25)의 상부에 게이트가 형성될 영역을 정의하는 감광막 패턴(PR21)을 형성한다. 이때, 게이트전극(24)은 엔형 불순물이온이 도핑된 폴리실리콘을 증착하여 형성하는 것이 바람직하다.
그리고, 도2b에 도시한 바와같이 상기 감광막 패턴(PR21)을 적용하여 캡질화막(25)을 식각하고, 노출된 게이트전극(24) 상에 산소(O2) 이온을 주입한 후, 감광막 패턴(PR21)을 제거한다. 이때, 산소이온의 주입량은 게이트전극(24)과 게이트산화막(23)의 경계면에서 최고가 되도록 에너지를 조절하는 것이 바람직하다.
그리고, 도2c에 도시한 바와같이 어닐링을 실시하여 게이트전극(24)과 게이트산화막(23)의 사이에 버퍼산화막(26)을 형성한다. 이때, 노출된 게이트전극(24)의 상부도 어닐링으로 인해 산화되어 버퍼산화막(26)이 형성되는데, 습식식각을 통해 제거한다.
그리고, 도2d에 도시한 바와같이 상기 캡질화막(25)을 마스크로 하여 게이트전극(24)을 건식식각한 후, 상기 버퍼산화막(26)과 게이트산화막(23)을 통해 반도체기판(21) 내에 저농도의 엔형 불순물이온을 주입하여 저농도영역(27)을 형성한다. 이때, 저농도영역(27)은 주입된 불순물이온을 어닐링을 통해 확산시켜 형성한다.
그리고, 도2e에 도시한 바와같이 상기 저농도영역(27)이 형성된 구조물의 상부에 질화막을 증착한 후, 에치-백하여 상기 게이트전극(24)과 캡질화막(25)의 식각된 측면에 질화막측벽(28)을 형성한다.
그리고, 도2f에 도시한 바와같이 상기 질화막측벽(28) 및 캡질화막(25)을 마스크로 하여 상기 버퍼산화막(26)과 게이트산화막(23)을 통해 반도체기판(21) 내에 고농도 불순물이온을 주입하여 소스/드레인(29)을 형성한다.
그리고, 도2g에 도시한 바와같이 상기 소스/드레인(29)이 형성된 이후에는 종래의 기술설명과 동일한 방법으로 제1,제2절연막으로 예를 들어 산화막(30,31)에 의해 격리되는 통상적인 자기정렬방법을 통해 스토리지 노드 콘택(32) 및 비트라인(33)을 형성한다.
한편, 상기 본 발명의 다른 실시예를 상세히 설명하면 다음과 같다.
먼저, 상기 도2a 내지 도2e의 공정은 본 발명의 일 실시예와 동일하게 진행하여 질화막측벽(28)을 형성한다.
그리고, 상기 질화막측벽(28)을 형성한 후, 계속해서 버퍼산화막(26)과 게이트산화막(23)을 식각하여 저농도영역(27)을 노출시킨다. 이때, 버퍼산화막(26) 및 게이트산화막(23)은 건식식각하는 것이 바람직하다.
그리고, 상기 저농도영역(27)이 노출된 구조물의 상부에 제1절연막으로 예를 들어 산화막(30)을 증착한 후, 사진식각공정을 통해 산화막(30)의 일부를 식각하여 스토리지 노드 콘택홀을 형성한다.
그리고, 상기 스토리지 노드 콘택홀이 형성된 구조물의 상부에 도전성물질로 예를 들어 엔형 불순물이온이 도핑된 폴리실리콘을 증착한 후, 에치-백하여 스토리지 노드 콘택(32)을 형성한다. 이때, 엔형 불순물이온으로 도핑된 폴리실리콘이 스토리지 노드 콘택홀에 증착됨에 따라 엔형 도판트(dopant)가 저농도영역(27)으로 자동도핑(auto doping)되어 스토리지 노드 콘택(32) 하부에 고농도의 소스/드레인(29)이 형성된다.
그리고, 상기 스토리지 노드 콘택(32)이 형성된 구조물의 상부에 제2절연막으로 예를 들어 산화막(31)을 증착한 후, 사진식각공정을 통해 산화막(31)의 일부를 식각하여 비트라인 콘택홀을 형성한다.
그리고, 상기 비트라인 콘택홀이 형성된 구조물의 상부에 도전성물질로 예를 들어 엔형 불순물이온이 도핑된 폴리실리콘 및 WSix막을 증착한 후, 패터닝하여 비트라인(33)을 형성한다. 이때, 엔형 불순물이온으로 도핑된 폴리실리콘이 비트라인 콘택홀에 증착됨에 따라 엔형 도판트가 저농도영역(27)으로 자동도핑되어 비트라인(33) 하부에 고농도의 소스/드레인(29)이 형성된다.
상기한 바와같은 본 발명에 의한 디램의 메모리셀 제조방법은 질화막측벽을 이용한 자기정렬을 통해 스토리지 노드와 비트라인을 형성하는 고집적 메모리셀에 있어서, 버퍼산화막을 통해 질화막측벽과 반도체기판의 직접적인 접촉을 차단하여 메모리셀의 리프레시 특성저하를 방지함과 아울러 부수적으로, 게이트전극의 하면 가장자리에 게이트산화막보다 두꺼운 버퍼산화막이 국부적으로 형성됨에 따라 피모스 트랜지스터의 경우에는 게이트 드레인간 유도되는 누설전류(gate induced drain leakage : GIDL)를 억제할 수 있고, 엔모스 트랜지스터의 경우에는 열전자(hot carrier)주입을 억제하여 트랜지스터의 수명단축을 방지할 수 있는 효과가 있다.
Claims (8)
- 소자간 분리영역이 형성된 반도체기판의 상부에 순차적으로 게이트산화막, 게이트전극 및 캡질화막을 형성하고, 그 캡질화막의 상부에 게이트가 형성될 영역을 정의하는 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 적용하여 캡질화막을 식각하고, 노출된 게이트전극 상에 산소이온을 주입한 후, 감광막 패턴을 제거하는 공정과; 어닐링을 실시하여 게이트전극과 게이트산화막의 사이에 버퍼산화막을 형성하는 공정과; 상기 캡질화막을 마스크로 하여 게이트전극을 식각한 후, 버퍼산화막과 게이트산화막을 통해 반도체기판 내에 저농도 불순물이온을 주입하여 저농도영역을 형성하는 공정과; 상기 저농도영역이 형성된 구조물의 상부에 질화막을 증착한 후, 에치-백하여 상기 게이트전극과 캡질화막의 식각된 측면에 질화막측벽을 형성하는 공정과; 상기 질화막측벽 및 캡질화막을 마스크로 하여 반도체기판 내에 고농도 불순물이온을 주입하여 소스/드레인을 형성하는 공정과; 상기 소스/드레인이 형성된 구조물 상에 제1,제2절연막에 의해 격리되는 통상적인 자기정렬방법을 통해 스토리지 노드 콘택 및 비트라인을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 디램의 메모리셀 제조방법.
- 제 1항에 있어서, 상기 게이트전극은 엔형 불순물이온이 주입된 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 디램의 메모리셀 제조방법.
- 제 1항에 있어서, 상기 산소이온은 게이트전극과 게이트산화막의 경계면에서 주입량이 최고가 되도록 주입에너지를 설정하는 것을 특징으로 하는 디램의 메모리셀 제조방법.
- 제 1항에 있어서, 상기 어닐링을 실시하여 게이트전극과 게이트산화막의 사이에 버퍼산화막을 형성할 때, 게이트전극의 상부에 형성되는 버퍼산화막은 습식식각을 통해 제거하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 디램의 메모리셀 제조방법.
- 소자간 분리영역이 형성된 반도체기판의 상부에 순차적으로 게이트산화막, 게이트전극 및 캡질화막을 형성하고, 그 캡질화막의 상부에 게이트가 형성될 영역을 정의하는 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 적용하여 캡질화막을 식각하고, 노출된 게이트전극 상에 산소이온을 주입한 후, 감광막 패턴을 제거하는 공정과; 어닐링을 실시하여 게이트전극과 게이트산화막의 사이에 버퍼산화막을 형성하는 공정과; 상기 캡질화막을 마스크로 하여 게이트전극을 식각한 후, 버퍼산화막과 게이트산화막을 통해 반도체기판 내에 저농도의 제1도전형 불순물이온을 주입하여 저농도영역을 형성하는 공정과; 상기 저농도영역이 형성된 구조물의 상부에 질화막을 증착한 후, 에치-백하여 상기 게이트전극과 캡질화막의 식각된 측면에 질화막측벽을 형성하고, 계속해서 상기 버퍼산화막과 게이트산화막을 식각하여 저농도영역을 노출시키는 공정과; 상기 저농도영역이 노출된 구조물의 상부에 제1절연막을 증착한 후, 사진식각공정을 통해 제1절연막의 일부를 식각하여 스토리지 노드 콘택홀을 형성하는 공정과; 상기 스토리지 노드 콘택홀이 형성된 구조물의 상부에 제1도전형 불순물이온이 도핑된 폴리실리콘을 증착한 후, 에치-백하여 스토리지 노드 콘택을 형성함과 동시에 자동도핑을 통해 스토리지 노드 콘택의 하부 저농도영역에 고농도 제1소스/드레인을 형성하는 공정과; 상기 스토리지 노드 콘택이 형성된 구조물의 상부에 제2절연막을 증착한 후, 사진식각공정을 통해 제2절연막의 일부를 식각하여 비트라인 콘택홀을 형성하는 공정과; 상기 비트라인 콘택홀이 형성된 구조물의 상부에 제1도전형 불순물이온이 도핑된 폴리실리콘 및 WSix막을 증착한 후, 패터닝하여 비트라인을 형성함과 동시에 자동도핑을 통해 비트라인의 하부 저농도영역에 고농도 제2소스/드레인을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 디램의 메모리셀 제조방법.
- 제 5항에 있어서, 상기 폴리실리콘에 도핑된 제1도전형 불순물이온은 엔형 불순물이온인 것을 특징으로 하는 디램의 메모리셀 제조방법.
- 제 5항에 있어서, 상기 제1,제2절연막은 산화막을 증착하여 형성하는 것을 특징으로 하는 디램의 메모리셀 제조방법.
- 제 5항에 있어서, 상기 게이트전극은 엔형 불순물이온이 주입된 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 디램의 메모리셀 제조방법.
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|---|---|---|---|
| KR1019980062238A KR20000045670A (ko) | 1998-12-30 | 1998-12-30 | 디램의 메모리셀 제조방법 |
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| KR1019980062238A KR20000045670A (ko) | 1998-12-30 | 1998-12-30 | 디램의 메모리셀 제조방법 |
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| KR (1) | KR20000045670A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772826B1 (ko) * | 2001-12-27 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
-
1998
- 1998-12-30 KR KR1019980062238A patent/KR20000045670A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100772826B1 (ko) * | 2001-12-27 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
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