KR960011663B1

KR960011663B1 - 이중구조 전극을 갖는 반도체 장치의 캐패시터 형성방법

Info

Publication number: KR960011663B1
Application number: KR1019930008838A
Authority: KR
Inventors: 유의규
Original assignee: 현대전자산업 주식회사; 김주용
Priority date: 1993-05-21
Filing date: 1993-05-21
Publication date: 1996-08-24
Also published as: KR940027169A

Abstract

내용없음.

Description

이중구조 전극을 갖는 반도체 장치의 캐패시터 형성방법

제1도는 종래 방법에 따라 형성된 캐패시터 단면도.

제2도는 본 발명에 따른 이중구조 전극 캐패시터 형성 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 필드산화막

3 : 게이트산화막 4 : 게이트전극

4' : 워드선 5 : 스페이서 산화막

6 : 활성영역 7 : 절연산화막

8 : 1차 전하보존전극 폴리실리콘막 9 : 희생산화막

10 : 마스크 폴리실리콘막 11 : 스페이서 폴리실리콘막

12 : 2차 전하보존전극 폴리실리콘막

13 : 감광막 14 : 복합구조 유전막

15 : 플레이트전극 16 : 공동영역

본 발명은 반도체 소자의 제조공정중 캐패시터 형성방법에 관한 것으로, 특히 이중구조 전극을 형성함으로써 전하보존용량을 증가시키는 이중구조 전극을 갖는 반도체 장치의 패캐시터 형성방법에 관한 것이다.

범용의 반도체 메모리 소자인 디램(DRAM; Dynamic Random Access Memory)의 집적화와 관련해 중요한 요인으로는 셀(cell)의 면적 감소와 그에 따른 전하보존용량 확보의 한계를 들 수 있다.

그러나, 반도체 집적회로의 고집적화를 달성하기 위해서 칩과 셀의 단위 면적 감소는 필연적이고, 이에 따라 일정수준 이상의 캐패시터 용량 확보를 위해 고도의 공정기술 개발과 아울러 소자의 신뢰성 확보는 절실한 해결과제가 되고 있다.

종래의 캐패시터 형성방법을 첨부된 도면 제1도를 참조하여 살펴보면, 반도체기판(1)상에 필드산화막(2)을 형성하고, 게이트산화막(3)을 형성한 다음, 폴리실리콘막을 증착해 불순물 주입공정을 행하여 게이트전극(4) 및 워드선(4) 패턴을 형성한 다음, 고집적화에 따른 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 전기적 특성을 개선하기 위해 스페이서 산화막(5)을 이용한 LDD(Lightly Doped Drain)구조의 활성영역(6,6')을 갖는 MOSFET 형성공정을 실시하고, 이어서 일정 두께의 절연산화막(7)을 형성한 다음, 선택식각하여 활성영역상에 콘택홀을 형성하고, 상기 콘택홀상에 불순물이 주입된 1차 전하보존전극 폴리실리콘막(8)을 증착해 활성영역과 접속시키고, 마스킹 단계를 거쳐 소정 크기로 전하보존전극을 형성한다. 이어서 NO(nitride-oxide) 또는 ONO(oxide-nitride-oxide) 복합구조의 유전막(14)을 성장시키고, 상기 유전막상에 불순물이 주입된 폴리실리콘막을 소정 크기로 패터닝하여 플래이트전극(15)을 형성함으로써 캐패시터를 형성하는 방법이다.

그러나, 상기 종래방법은 소자가 고집적화됨에 따라 요구되는 셀의 전하보존용량 확보에 어려움이 따르고, 또한 소자의 신뢰성이 저하되는 문제점이 따랐다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 전하보존용량을 증가시켜 소자의 신뢰성을 향상시키는 이중구조 전극을 갖는 반도체 장치의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명인 이중구조 전극을 갖는 반도체 장치의 캐패시터 형성방법은 반도체기판상에 필드산화막을 형성하고, 게이트산화막과 게이트전극 및 워드선을 형성하고, 스페이서 산화막을 이용한 LDD(Lightly Doped Drain)구조의 활성영역을 갖는 MOSFET을 형성한 다음 일정 두께의 절연산화막을 증착하고, 상기 산화막을 식각해 MOSFET의 활성영역의 어느 한편에 콘택홀을 형성한 다음, 불순물이 주입된 1차 전하보존전극 폴리실리콘막을 증착하는 제1단계, 상기 1차 전하보존전극 폴리실리콘막상에 일정 두께의 희생산화막과 마스크 폴리실리콘막을 차례로 증착하고, 상기 마스크 폴리실리콘막을 선택식각한 다음, 다시 폴리실리콘막을 증착한 후 식각하여 스페이서 폴리실리콘막을 형성하는 제2단계, 상기 마스크 폴리실리콘막과 스페이서 폴리실리콘막을 식각마스크로 상기 희생산화막을 선택식각하여 콘택홀을 형성하는 제3단계, 상기 콘택홀을 통하여 불순물이 주입된 2차 전하보존전극 폴리실리콘막을 증착해 1차 전하보존전극 폴리실리콘막과 접속시키고, 마스크를 이용해 2차 전하보존전극 폴리실리콘막과 마스크 폴리실리콘막을 선택적으로 식각한 다음, 감광막이 도포된 상태에서 노출되어진 희생산화막을 습식식각하여 상기 희생산화막의 일부인 공동영역을 형성하는 제4단계 및 상기 1차 전하보존전극 플리실리콘막을 소정 크기로 식각하고, 감광막을 제거한 다음, 상기 전하보존전극의 표면을 따라 유전막을 형성하고, 상기 유전막상에 불순물이 주입된 폴리실리콘막을 증착한 다음, 소정 크기로 식각해 플래이트전극을 형성하는 제5단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제2도를 참조하여 본 발명을 상술하면, 도면 제2a도 내지 제2d도는 본 발명에 따른 이중구조 전극을 갖는 캐패시터 형성 공정 단면도이다.

제2a도는 피-웰(P-well)이 형성된 반도체기판(1)상에 로코스(LOCOS; LOCal Oxidation of Silicon)방식으로 필드산화막(2)을 형성하고, 이어서 게이트산화막(3)과 게이트전극 및 워드선용 폴리실리콘막을 시간 지연없이 증착한 다음, 상기 폴리실리콘막에 불순물 주입공정을 행하고, 마스크를 이용해 폴리실리콘막을 소정크기로 식각해 게이트전극(4) 및 워드선(4')을 형성하고, 상대적으로 저농도인 N형 불순물을 이온주입하고 스페이서 산화막(5)을 형성한 다음, 상대적으로 고농도인 N형 불순물을 이온주입하여 LDD구조의 활성영역(6,6')을 갖는 MOSFET을 형성한 상태에서 일정 두께의 절연산화막(7)을 증착한 후, 상기 산화막을 식각해 MOSFET의 어느 한쪽 활성영역(6)에 콘택홀을 형성한 다음, 불순물이 주입된 1차 전하보존전극 폴리실리콘막(8)을 증착한 상태의 단면도이다. 이때, 상기 1차 전하보존전극 폴리실리콘막(8)을 워드선(4')과 게이트전극(4)까지 확장되어 덮여 있고, 상기 1차 전하보존전극 폴리실리콘막(8)상에 폴리실리콘과 산화막의 선택비를 이용해 두개의 콘택홀이 형성된다.

제2b도는 상기 1차 전하보존전극 폴리실리콘막(8)상에 일정 두께의 희생산화막(9)과 마스크 폴리실리콘막(10)을 차례로 증착하고, 마스크를 이용해 상기 마스크 폴리실리콘막(10)을 선택식각한 다음, 일정 두께의 폴리실리콘막을 증착시켜 비등방 식각하여 스페이서 폴리실리콘막(11)을 형성한 다음, 이들 폴리실리콘막과 산화막의 식각선택비를 이용한 자기정렬 방식으로 상기 희생산화막(9)을 식각하여 콘택홀을 형성한 단면도이다.

제2c도는 상기 콘택홀을 통하여 분순물이 주입된 2차 전하보존전극 폴리실리콘막(12)을 증착해 1차 전하보존전극 폴리실리콘막(8)과 접속시키고, 마스크를 이용해 상기 2차 전하보존전극 폴리실리콘막(12)과 마스크 폴리실리콘막(10)을 선택적으로 식각한 다음, 감광막(13)이 도포된 상태로 PSG막으로 형성된 희생산화막(9)을 습식식각하여 공동영역(16)을 형성한 단면도이다. 상기 2차 전하보존전극 폴리실리콘막(12)은 두개의 다리를 갖는 탁자형태로 다리 사이의 공동영역(16)을 포함하는 표면적을 전하보존전극으로 이용한다.

제2d도는 상기 감광막을 차단막으로 하여 1차 전하보존전극 폴리실리콘막(8)을 건식식각하고, 감광막(13)을 제거한 다음, 상기 회생산화막(9) 식각공정에 의해 증가된 전하보존전극의 유효면적을 포함하는 전하보존전극의 표면을 따라 NO 또는 ONO 복합구조의 유전막(14)을 성장시키고, 상기 유전막상에 불순물이 주입된 폴리실리콘막을 증착한 다음, 마스크를 이용하여 소정 크기로 상기 폴리실리콘막을 식각해 플래이트전극(15)을 형성함으로써 본 발명에 의한 이중구조 전극을 갖는 캐패시터가 완성된 단면도이다. 여기서, 유전막(14)을 성장시키는 등의 후속 열공정을 통하여 마스크 폴리실리콘(10)과 스페이서 폴리실리콘(11)은 불순물이 확산되어, 1, 2차 전하보존전극 폴리실리콘(8,12)과 함께 전하보존전극 역할을 하게 된다.

상기와 같이 이루어지는 본 발명이 이중구조 전극을 갖는 캐패시터 형성방법은 전하보존용량을 증가시켜 DRAM셀등의 기억장치 제작에 이용될 경우, 소자의 신뢰성 향상의 효과를 얻을 수 있다.

Claims

이중구조 전극을 갖는 반도체 장치의 캐패시터 형성방법에 있어서, 반도체기판(1)상에 필드산화막(2)을 형성하고, 게이트산화막(3)과 게이트전극(4) 및 워드선(4')을 형성하고, 스페이서 산화막(5)을 이용한 LDD(Lightly Doped Drain)구조의 활성영역(6,6')을 갖는 MOSFET을 형성한 다음 일정 두께의 절연산화막(7)을 증착하고, 상기 산화막을 식각해 MOSFET의 활성영역(6)의 어느 한편에 콘택홀을 형성한 다음, 불순물이 주입된 1차 전하보존전극 폴리실리콘막(8)을 증착하는 제1단계, 상기 1차 전하보존전극 폴리실리콘막(8)상에 일정 두께의 희생산화막(9)과 마스크 폴리실리콘막(10)을 챠례로 증착하고, 상기 마스크 폴리실리콘막(10)을 선택식각한 다음, 다시 폴리실리콘막을 증착한 후 식각하여 스페이서 폴리실리콘막(11)을 형성하는 제2단계, 상기 마스크 폴리실리콘막(10)과 스페이서 폴리실리콘막(11)을 식각마스크로 상기 희생산화막(9)을 선택식각하여 콘택홀을 형성하는 제3단계, 상기 콘택홀을 통하여 불순물이 주입된 2차 전하보존전극 폴리실리콘막(12)을 증착해 1차 전하보존전극 폴리실리콘막(8)과 접속시키고, 마스크를 이용해 2차 전하보존전극 폴리실리콘막(12)과 마스크 폴리실리콘막(10)을 선택적으로 식각한 다음, 감광막(13)이 도포된 상태에서 노출되어진 희생산화막(9)을 습식식각하여 상기 희생산화막(9)의 일부인 공동영역(16)을 형성하는 제4단계 및, 상기 1차 전하보존전극 폴리실리콘막(8)을 소정 크기로 식각하고, 감광막(13)을 제거한 다음, 상기 전하보존전극의 표면을 따라 유전막(14)을 형성하고, 상기 유전막상에 불순물이 주입된 폴리실리콘막을 증착한 다음, 소정 크기로 식각해 플래이트전극(15)을 형성하는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 이중구조 전극을 갖는 반도체 장치의 캐패시터 형성방법.
제1항에 있어서, 상기 1차 전하보존전극 폴리실리콘막(8)은 인접한 워드선(4')과 게이트전극(4)까지 확장되어 덮여 있는 것을 특징으로 하는 이중구조 전극을 갖는 반도체 장치의 캐패시터 형성방법.
제1항에 있어서, 상기 제4단계의 희생산화막(9)은 PSG막으로 형성하는 것을 특징으로 하는 이중구조 전극을 갖는 반도체 장치의 캐패시터 형성방법.
제1항에 있어서, 상기 제5단계의 유전막(14)은 질화막-산화막(NO; nitride oxide) 또는 산화막-질화막-산화막(ONO; oxide nitride oxide) 복합구조의 유전막임을 특징으로 하는 이중구조 전극을 갖는 반도체 장치의 캐패시터 형성방법.