KR930009588B1 - 반도체 메모리 소자 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리 소자 제조방법

제 1 도는 종래의 공정단면도.

제 2 도는 본 발명의 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 필드영역

3, 5, 6, 6a, 7 : 산화막 4, 8, 10, 12 : 다결정규소막

9 : SOG막 11 : ONO막

PR₁-PR₅: 감광제

본 발명은 반도체 메모리 소자 제조방법에 관한 것으로, 특히 커패시터의 스토리지노드(Storage Node)로 사용되는 다결정 규소막 사이에 커패시터 면적 확장용 막을 평탄하게 형성하므로써 정전용량의 확장에 의한 소자의 신뢰도 개선 및 집적도 향상에 적당하도록 한 것이다.

종래의 적층형 커패시터 제조공정을 첨부된 제 1a 도 내지 제 1j 도를 참조하여 상술하면 다음과 같다.

먼저 제 1a 도와 같이 기판(20) 위에 LOCOS(Local Oxide Of Silicon) 공정을 실시하여 필드영역(21)과 액티브영역을 한정한 후 트랜지스터 형성을 위한 게이트막으로써 고열확산로에서 산화막(22)을 성장시키고 이 산화막(22) 위에 도핑(Doping)된 다결정규소막(또는 폴리사이드막(다결정 규소막+실리사이드막))(23)을 성장시킨다.

그리고 감광제 도포, 노광, 현상공정으로 이루어진 게이트 트랜지스터 형성을 위한 마스킹 공정을 거쳐 상기 산화막(22)과 다결정 규소막(23)을 건식에치법으로 수직 에치하여 각 영역상에 게이트 형성하므로써 워드라인(Word Line)을 형성한다.

이때, 게이트 트랜지스터 다결정규소막(23) 위에 증착 산화막(24)을 형성시켜 소오스 및 드레인 이온주입시 이온이 상기 다결정규소막(23)을 뚫고 들어가는 채널링(Channeling) 현상을 방지할 수도 있다.

그리고 워드라인을 마스크로 이용하여 이온주입으로 저농도 소오스와 드레인 영역을 형성하고(도면에는 도시하지 않음), 이어 산화막(25)을 형성하고 제 1b 도와 같이 이를 에치하여 쇼트채널효과 방지를 위한 측벽스페이서(Sidewall Spacer)(25a)를 형성한 다음 고농도 이온주입으로 LDD(Lightly Doped Drain) 구조의 소오스와 드레인 영역을 형성한다(도면에는 도시되지 않음).

그리고 제 1c 도와 같이 게이트 트랜지스터의 다결정규소막(23)과 커패시터 스토리지노드용 다결정규소막을 절연시키기 위해 그 사이에 산화막(26)을 증착시키고 산화막(26) 사이의 접합부위가 스토리지노드와 연결될 수 있도록 제 1d 도와 같이 감광제(PR₁₀) 증착하고, 노광현상하여 콘택영역을 정의하고 이를 마스크로 이용하여 산화막(26)을 선택적으로 에치하므로써 각 게이트 사이에 메몰 콘택트(Buried Contact)를 형성한다.

이어 제 1e 도와 같이 스토리지노드용 다결정규소막(27)을 증착하고 감광제(PR₁₁)를 이용한 사진석판기술 및 에칭공정을 거쳐 제 1f 도와 같이 불필요한 부분을 제거하여 스토리지노드를 한정한다.

이어 제 1g 도와 같이 보호막으로 사용된 상기 감광제(PR₁₁)를 깨끗이 제거하고 커패시터 유전체막으로서 ONO(Oxide-Nitride-Oxide)막(28)을 형성한 다음 그 위에 커패시터의 플레이트용 다결정규소막(29)을 형성하고 도핑한다.

그리고 제 1h 도와 같이 감광제(PR₁₂)를 이용한 사진석판술 및 에치공정을 거쳐 제 1i 도와 같이 상기 플레이트용 다결정규소막(29)의 불필요한 부분을 제거하므로써 플레이트를 한정한다.

마지막으로 제 1j 도와 같이 상기 감광제(PR₁₂)를 깨끗하게 제거하므로써 적층형 커패시터가 완성된다.

그러나 상기 종래기술은 다음과 같은 문제점이 있었다.

첫째, 커패시터의 면적이 작으므로 인해 정전용량이 적으므로 디램(DRAM) 소자의 리플래시(Refresh) 특성과 소자신뢰도가 저하된다.

둘째, 집적도가 낮으므로 칩의 소형화에 부적합하다.

본 발명은 상기 단점을 제거키 위한 것으로 일실시예인 첨부된 제 2a 도 내지 제 2u 도를 참조하여 이를 상술하면 다음과 같다.

먼저 제 2a 도와 같이 기판(1) 위에 LOCOS 공정을 실시하여 필드영역(2)과 액티브영역을 한정하고 트랜지스터 형성을 위한 게이트막으로써 고열확산로에서 산화막(3)을 성장시키고 그 위에 도핑된 다결정 규소막(또는 폴리사이드막(다결정규소막+실리사이드))(4)을 성장시킨다.

이후 게이트 트랜지스터 형성을 위한 사진석판술 및 에치공정을 거쳐 상기 산화막(3)과 다결정규소막(4)을 건식 에치하므로서 트랜지스터 및 워드라인을 형성한다.

그리고, 워드라인을 마스크로 이용하여 저농도 이온주입으로 저농도 소오스 및 드레인영역을 형성한다(도면에는 도시되지 않음).

이때, 게이트 트랜지스터의 상기 다결정규소막(4) 위에 증착 산화막(5)을 형성시켜 소오스와 드레인 이온주입시 이온이 상기 다결정규소막(4)을 뚫고 들어가는 채널링 효과를 방지할 수 있다.

그리고 제 1b 도와 같이 산화막(6)을 형성하고 제 1c 도와 같이 RIE(Reective Ion Etch) 공정을 실시하여 게이트 측벽 스페이서(6a)를 형성한 다음 고농도 이온주입으로 LDD 구조의 소오스 및 드레인 영역을 형성한다(도면에는 도시되지 않음).

그리고 제 2d 도와 같이 게이트 트랜지스터의 다결정규소막(4)과 커패시터의 스토리지노드용 다결정규소막을 절연시키기 위해 규소막 사이에 산화막(7)을 증착시킨다.

여기까지의 공정은 종래의 공정과 동일하다.

이어 제 2e 도와 같이 1차 스토리지노드용 다결정규소막(8)을 약 1000Å-3000Å의 두께로 증착시킨 후 도핑하고 그 위에 제 2f 도와 같이 SOG(Spin On Glass)막(9)을 단차가 가장 높은 부위로부터 약 1000Å-3000Å 더 높게 증착시킨 다음 제 2g, h 도와 같이 1차 스토리지노드용 다결정규소막(8)과 2차 스토리지노드용 다결정규소막이 연결되도록 감광제(PR₁)을 이용한 사진석판술 및 에치공정을 거쳐 각 게이트 상층의 상기 SOG막(9)을 제거한다.

이때, 1,2차 스토리지노드용 다결정규소막간 연결부위의 폭은 약 4000-6000Å의 두께가 되도록 한다.

이어 상기 감광제(PR₁)를 깨끗이 제거한 후 제 2i 도와 같이 감광제(PR₂)를 이용한 사진석판술 및 에치공정을 실시하여 상기 SOG막(9)과 산화막(7) 및 다결정규소막(8)을 제 2j 도와 같이 선택적으로 에치하므로써 메몰콘택트를 형성한다.

그리고 제 2k 도와 같이 상기 감광제(PR₂)를 깨끗이 제거하고 2차 스토리지노드용 다결정규소막(10)을 증착한 후 도핑한다.

이때, 2차 스토리지노드용 다결정 규소막(10)은 증착한 후 도핑한다.

이때, 2차 스토리지노드용 다결정 규소막(10)은 1차 스토리지노드용 다결정규소막(8)과의 연결부위와 메몰콘택트 부위에 완전히 메워지도록 상기 SOG막(9) 보다 약 2500-3500Å의 두께가 더 두텁게 증착한 다음 제 2l 도와 같이 상기 2차 스토리지노드용 다결정규소막(10)을 약 2500Å-3500Å 두께로 건식에치하여 상기 SOG막(9)이 드러나도록 한다.

이어 제 2m, n, o, p 도와 같이 감광제((PR₃)(PR₄)를 이용한 사진석판술 및 에치공정으로 스토리지노드영역을 한정하고 상기 SOG막(9)을 건식 및 습식에치법으로 제거한 후 제 2q 도와 같이 상기 감광제(PR₃)(PR₄)를 깨끗이 제거한다.

그리고 제 2r 도와 같이 커패시터 유전체로서 ONO막(또는 NO막)(11)를 형성하고 바로 그 위에 커패시터의 플레이트용 다결정규소막(12)을 증착시킨 후 도핑을 실시한다.

이어 제 2s 도와 같이 플레이트용 다결정규소막(12) 위에 감광제(PR₅)를 이용한 사진석판술 및 에치공정을 실시하여 불필요한 플레이트용 다결정규소막(12)과 ONO막(11)을 제 2t 도와 같이 제거한 다음 제 2u 도와 같이 상기 감광제(PR₅)를 벗겨내므로써 적층형 커패시터가 완성된다.

이상과 같이 본 발명에 의하면 커패시터 면적을 늘려 정전용량이 증대되므로 소자의 신뢰도가 개선된다.

또한 소자의 집적도를 증대시킬 수 있다.

Claims (4)

1. 통상의 방법으로 기판위에 액티브영역과 필드영역을 형성한 다음 각 영역위에 측벽스페이서, 소오스와 드레인 및 게이트를 갖는 모스소자를 형성하는 단계, 전체적으로 절연막(7)과 도핑된 1차 스토리지노드용 다결정규소막(8) 및 평탄화용 SOG막(9)을 차례로 증착하는 단계, 각 게이트 상측의 SOG막(9)을 일정폭 제거하여 스토리지노드용 다결정규소막간 연결부위를 형성하는 단계, 각 게이트 사이의 SOG막(9)을 다결정규소막(8) 및 절연막(7)을 일정폭으로 제거하여 스토리지노드 메몰콘택을 형성하는 단계, 상기 메몰콘택부위와 다결정규소막(8)간 연결부위가 모두 채워지도록 전체적으로 도핑된 2차 스토리지노드용 다결정규소막(10)을 상기 SOG막(9) 보다 두껍게 증착하는 단계, 상기 2차 스토리지노드용 다결정규소막(10)을 SOG막(9)이 드러나도록 에치하는 단계, 스토리지노드영역을 한정하고 상기 SOG막의 잔여부분을 모두 제거하는 단계, 커패시터 유전체막과 도핑된 플레이트용 다결정규소막막을 차례로 형성하고 불필요한 부분을 제거하는 단계가 차례로 포함됨을 특징으로 하는 반도체 메모리 소자 제조방법.
2. 제 1 항에 있어서, 모스소자의 게이트는 다결정규소막 또는 폴리사이드막중 하나를 사용함을 특징으로 하는 반도체 메모리 소자 제조방법.
3. 제 1 항에 있어서, 평탄화용 SOG막은 모스소자의 게이트의 단차가 가장 높은 부분 보다 약 1000-3000Å 정도 두껍게 형성하고 2차 스토리지노드용 다결정규소막은 SOG막 보다 약 2500-3500Å 두껍게 형성함을 특징으로 하는 반도체 메모리 소자 제조방법.
4. 제 1 항에 있어서, 스토리지노드용 다결정규소막(8,10)간의 연결부위 폭은 약 4000-6000Å으로 형성함을 특징으로 하는 반도체 메모리 소자 제조방법.