KR930009590B1 - 고집적모스 소자의 커패시터 제조방법 - Google Patents
고집적모스 소자의 커패시터 제조방법 Download PDFInfo
- Publication number
- KR930009590B1 KR930009590B1 KR1019900021452A KR900021452A KR930009590B1 KR 930009590 B1 KR930009590 B1 KR 930009590B1 KR 1019900021452 A KR1019900021452 A KR 1019900021452A KR 900021452 A KR900021452 A KR 900021452A KR 930009590 B1 KR930009590 B1 KR 930009590B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- storage node
- polycrystalline silicon
- film
- oxide film
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 238000003860 storage Methods 0.000 claims abstract description 26
- 150000004767 nitrides Chemical class 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000001052 transient effect Effects 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 abstract description 13
- 238000000059 patterning Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 239000003795 chemical substances by application Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000005465 channeling Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003504 photosensitizing agent Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
내용 없음.
Description
제 1 도는 종래의 공정단면도.
제 2 도는 본 발명의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 필드영역
3,5,6,6a,7,10 : 산화막 4,9,11,13 : 다결정 규소막
8 : 질화막 12 : 0N0막
PR1-PR7: 감광제
본 발명은 고집적 모스(MOS)소자의 커패시터 제조방법에 관한 것으로, 특히 스토리지노드 다결정 규소막의 표면적을 확장하여 정전용량의 증대 및 이에 따른 소자의 신뢰성 개선에 적당하도록 한 것이다.
종래의 적층형 커패시터 제조공정을 첨부된 제 1a 도 내지 제 1f 도를 참조하여 상술하면 다음과 같다.
먼저 제 1a 도와 같이 기판(20) 위에 LOCOS(Local Oxide Of Silicon) 공정을 실시하여 필드영역(21)과 액티브(Active) 영역을 한정한 후 트랜지스터 형성을 위한 게이트막으로써 고열확산로에서 산화막(22)을 성장시키고 이 산화막(22)위에 도핑(Doping)된 다결정 규소막(또는 폴리사이드막(23)을 성장시킨다.
그리고 감광제 도포, 노광, 현상공정으로 이루어진 게이트 트랜지스터 형성을 위한 마스킹 공정을 거쳐 상기 산화막(22)과 다결정 규소막(23)을 건식에치법으로 수직에치하여 각 영역상에 게이트를 형성하여 워드라인을 형성한다.
그리고, 상기 게이트를 마스크로 하여 저농도 이온주입으로 저농도 소오스와 드레인영역을 형성한다.(도면에는 도시되지 않음).
이때, 게이트 트랜지스터의 다결정 규소막(23)위에 증착산화막(24)을 형성시켜 소오스와 드레인 이온주입시 이온이 상기 다결정 규소막(23)을 뚫고 들어가는 채널링(Channeling) 현상을 방지하게 된다.
이어 산화막을 형성하고 이를 에치하여 쇼트채널효과 방지를 위한 측벽스페이서(Sidewall Spacer)(25)를 형성한 다음 고농도 이온주입으로 LDD(Lightly Doped Drain) 구조의 소오스와 드레인 기능을 갖는 불순물영역을 형성한다(도면에는 도시되지 않음).
그리고 제 1b 도와 같이 게이트 트랜지스터의 다결정 규소막(23)과 커패시터의 스토리지노드용 다결정 규소막을 절연시키기 위해 그 사이에 산화막(26)을 증착시키고 산화막(26)사이의 접합부위가 스토리지노드와 연결될 수 있도록 감광제(PR10)를 이용한 사진석판술 및 에치공정을 거쳐 각 게이트 사이의 상기 산화막(26)을 일정폭 제거하므로써 메몰콘택트를 형성한다.
이어 제 1c 도와 같이 상기(PR10)를 벗겨내고 스토리지 노드용 다결정 규소막(27)을 증착한 다음 감광제(PR11)를 이용한 사진 석판술로 스토리지노드영역을 정의하고 불필요한 부분을 제거하므로써 스토리지노드를 형성한다.
그리고 제 1d 도와 같이 감광제(PR11)를 벗겨내고 커패시터 유전체막으로서 0N0(Oxide-Nitride-Oxide) (또는 NO막)(28)을 형성한 다음 그 위에 커패시터의 플레이트용 다결정 규소막(29)을 형성하고 도핑(Doping)시킨다.
이어 제 1e 도와 같이 감광제(PR12)를 이용한 사진석판술 및 에치공정을 거쳐 상기 0N0막(28)과 플레이트용 다결정 규소막(29)의 불필요한 부분을 제거하므로써 플레이트를 형성하는 제 1f 도와 같이 상기 감광제(PR12)를 제거하므로써 커패시터가 완성된다.
그러나 상기 종래기술은 다음과 같은 단점이 있다.
첫째, 커패시터의 면적확장이 제한되므로 정전용량이 적어서 디램(DRAM)의 리플래시(Refresh) 특성과 소자 신뢰도가 저하된다.
둘째, 커패시터의 집적도가 낮으므로 칩(Chip)의 면적이 커지게 된다.
본 발명은 상기 단점을 제거키 위한 것으로 이를 일실시예인 첨부된 제 2a 도 내지 제 2o 도를 참조하여 상술하면 다음과 같다.
먼저 제 2a 도와 같이 기판(1)위에 통상의 LOCOS 공정을 이용하여 필드영역(2)과 액티브영역을 한정한 후 트랜지스터 형성을 위한 게이트막으로서 고열확산로에서 산화막(3)을 성장시키고 이 위에 도핑된 다결정 규소막(또는 폴리사이드막)(4)을 성장시킨다.
그리고 제 2b 도와 같이 감광제(PR1)의 도포, 노광, 현상으로 이루어진 게이트 트랜지스터 형성을 위한 마스킹 공정을 거쳐 상기 산화막(3)과 다결정 규소막(4)을 건식으로 수직에치하므로써 각 영역상에 게이트를 형성하므로써 워드라인을 형성한다.
그리고 게이트를 마스크로 이용하여 저농도 이온주입으로 저농도 소오스 및 드레인 영역을 형성한다(도면에는 도시되지 않음).
이때, 게이트 트랜지스터의 다결정 규소막(4)위에 증착산화막(5)을 형성시켜 소오스와 드레인 기능을 갖는 불순물영역 형성시 이온이 상기 다결정 규소막(4)을 뚫고 들어가는 채널링(Channeling)현상을 방지할 수도 있다.
이어 제 2c 도와 같이 전면에 산화막(6)을 형성하고 제 2d 도와 같이 이를 수직 에치하여 쇼트채널 방지를 위한 측벽스페이서(6a)를 형성한 다음 고농도 이온주입으로 LDD 구조의 소오스 및 드레인 불순물 영역을 형성한다(도면에는 도시되지 않음).
그리고 1차 저온산화막(7)과 20-200Å 두께의 질화막(8)을 증착한다.
이어 제 2e 도와 감광제(PR1)를 증착하고 노광, 현상하여 스토리지노드 콘택영역을 정의한 다음 워드라인과 트랜지스터 사이의 상기 질화막(8)과 1차 저온산화막(7)을 일정폭 제거하므로써 메몰콘택트를 형성한다.
그후 제 2f 도와 같이 상기 감광제(PR1)를 벗겨내고 커패시터의 스토리지노드용 1차 다결정 규소막(9)을 약 2000Å의 두께로 증착한 다음 면저항을 규정치로 맞추기 위해 도핑한다.
그리고 제 2g 도와 같이 감광제(PR2)를 증착하고, 노광, 현상하여 스토리지 노드영역을 정의한뒤 이를 이용하여 게이트 사이를 제외한 상기 다결정 규소막(9)의 불필요한 부분을 제거하므로써 스토리지노드를 한정한 후 제 2h 도와 같이 감광제(PR2)를 제거하고 그 위에 2차 저온산화막(10)을 증착시킨다.
이어 제 2i 도와 같이 감광제(PR3)를 증착하고 노광, 현상하여 스토리지노드 양측에 걸쳐 스토리지노드가 없는 부분에만 남도록 한 후 이를 마스크로 이용하여 상기 2차 저온산화막(10)을 제거한 다음 제 2j 도와 같이 스토리지노드용 2차 다결정 규소막(11)을 1700Å의 두께로 증착하고 면저항을 맞추기 위해 도핑한다.
이어 제 2k 도와 같이 각 게이트의 상측에 해당하는 상기 2차 다결정 규소막(11)위에 감광제(PR4)(PR5)를 이용하여 게이트 상측에 각각 0.7㎛와 0.3㎛의 폭을 갖는 두 부분을 한정한 다음 상기 2차 다결정 규소막(11)을 약 100-300Å 두께정도 과도 식각한다.
그리고 제 2l 도와 같이 상기 감광제(PR4)(PR5)를 제거하고 상기 제 2g 도에서의 스토리지노드 한정용 마스크와 동일한 감광제(PR6)를 이용하여 설정한 스토리지노드 영역외에 위치한 상기 2차 다결정 규소막(11)의 잔여물을 완전히 제거한 다음 HF 용액으로 스토리지노드 영역밖의 상기 2차 저온산화막(10)을 제거하고 상측의 질화막(8)은 건식에치로 제거한다.
그리고 제 2m 도와 같이 커패시터 유전체막으로서 0N0막(12)을 형성하고 그 위에 플레이트용 다결정 규소막(13)을 형성한 다음 제 2n 도과 같이 감광제(PR7)를 증착하고, 노광, 현상하여 커패시터 영역을 정의하고 이를 마스크로 이용하여 불필요한 부분을 제거하므로써 플레이트를 형성한다.
이어 제 2o 도와 같이 상기 감광제(PR7)를 제거하면 적층형 커패시터가 완성된다.
이상과 같이 본 발명에 의하면 다음과 같은 효과가 있다.
첫째, 정전용량이 키지므로 디램(DRAM)의 리플래시 특성이 향상되어 소자의 신뢰도가 높아진다.
둘째, 소자의 집적도가 높아진다.
Claims (3)
- 반도체 기판(1)에 필드영역과 활성영역을 한정하고 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측 기판에 저농도 n형 이온주입으로 소오스와 드레인 영역을 형성하는 공정과, 상기 게이트 전극 측면에 측벽산화막(6a)을 형성하고 게이트 전극과 측벽산화막(6a)을 마스크로 이용하여 고농도 n형 이온주입으로 LDD 구조의 소오스와 드레인 영역을 형성하는 공정과, 전면에 제 1 산화막(7)과 질화막(8)을 형성하고 상기 소오스 또는 드레인 영역중 일영역에 베리드 콘택을 형성하는 공정과, 커패시터 스토리지노드영역의 제 1 다결정 규소막(9)을 형성하는 공정과, 전면에 제 2 산화막(10)을 형성하고 제 1 다결정 규소막(9)의 상측부위의 제 2 산화막(10)을 제거하는 공정과, 전면에 제 2 다결정 규소막(11)을 증착하고, 스토리지노드영역을 재 정의하여 정의된 스토리지 노드영역의 양측에 두개의 마스크를 형성하고 제 2 다결정 규소막(11)을 과도 에치하여 스토리지노드를 형성하는 공정과, 제 2 산화막(11)을 제거하고 상기 스토리지노드 위에 유전체막과 플레이트용 다결정 규소막(13)을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 고집적 모스소자의 커패시터 제조방법.
- 제 1 항에 있어서, 제 2 다결정 규소막(11)을 증착하고 스토리지노드영역을 재 정의하여 재 정의된 스토리지노드 영역 양측의 두개의 마스크폭을 각각 0.7㎛와 0.3㎛로 함을 특징으로 하는 고집적 모스소자의 커패시터 제조방법.
- 제 1 항에 있어서, 질화막(8)의 두께는 20-200Å로 하고 스토리지노드용 1차 및 2차 다결정 규소막(9)(11)의 두께는 1000-3000Å으로 하며, 2차 다결정 규소막(11)의 과도 식각 두께는 100-300Å로 하고 플레이트용 다결정 규소막(13) 두께는 1500-3000Å으로 함을 특징으로 하는 고집적 모스소자의 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900021452A KR930009590B1 (ko) | 1990-12-22 | 1990-12-22 | 고집적모스 소자의 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900021452A KR930009590B1 (ko) | 1990-12-22 | 1990-12-22 | 고집적모스 소자의 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920013723A KR920013723A (ko) | 1992-07-29 |
| KR930009590B1 true KR930009590B1 (ko) | 1993-10-07 |
Family
ID=19308167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900021452A KR930009590B1 (ko) | 1990-12-22 | 1990-12-22 | 고집적모스 소자의 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930009590B1 (ko) |
-
1990
- 1990-12-22 KR KR1019900021452A patent/KR930009590B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920013723A (ko) | 1992-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0024918B1 (en) | Method of producing dynamic random-access memory cells | |
| KR0151197B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| JPH04328864A (ja) | 超高集積半導体メモリ装置の製造方法 | |
| KR100192521B1 (ko) | 반도체장치의 제조방법 | |
| KR960011664B1 (ko) | 반도체 장치의 캐패시터 형성방법 | |
| US6833293B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR930009590B1 (ko) | 고집적모스 소자의 커패시터 제조방법 | |
| KR930009589B1 (ko) | 고집적 모스소자의 커패시터 제조방법 | |
| KR930009587B1 (ko) | 반도체 메모리 소자 제조방법 | |
| KR930009588B1 (ko) | 반도체 메모리 소자 제조방법 | |
| KR20050069437A (ko) | 에스램 소자의 제조방법 | |
| KR930009586B1 (ko) | 반도체 메모리 소자 제조방법 | |
| KR930009580B1 (ko) | 고집적 모스 기억소자의 커패시터 제조방법 | |
| KR0172768B1 (ko) | 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법 | |
| KR100242378B1 (ko) | 전계효과 트랜지스터의 게이트 제조방법 | |
| KR100460704B1 (ko) | 에스램의바텀게이트형박막트랜지스터제조방법 | |
| KR0155827B1 (ko) | 불휘발성 반도체 장치의 소자분리방법 | |
| KR100209708B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR0172286B1 (ko) | 트랜지스터 제조방법 | |
| KR100261181B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR930009126B1 (ko) | 고집적 모스 소자의 커패시터 제조방법 | |
| KR930009578B1 (ko) | 고집적 모스소자의 커패시터 제조방법 | |
| JPH0621458A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR100215893B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR0136928B1 (ko) | 반도체장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20020918 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |