KR100242378B1 - 전계효과 트랜지스터의 게이트 제조방법 - Google Patents
전계효과 트랜지스터의 게이트 제조방법 Download PDFInfo
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Abstract
본 발명은 전계효과 트랜지스터 게이트의 제조방법에 관한 것으로서, 전계효과 트랜지스터의 게이트 제조방법은 실리콘기판에 필드산화막을 형성한 다음 기판을 패터닝하여 채널돌출부를 형성하는 공정과, 상기 기판상에 산화막 및 폴리실리콘을 차례로 형성하는 공정과, 상기 폴리실리콘 및 산화막을 패터닝하여 상기 채널돌출부를 포함하도록 게이트를 형성하는 공정을 구비한다. 따라서, 실리콘기판의 에치를 실시하여 게이트를 제조함으로써 게이트의 길이를 감소시킴에 따라 셀면적을 최소화할 뿐만 아니라 쇼트채널효과를 방지할 수 있도록 한 것이다.
Description
제1도는 종래의 전계효과 트랜지스터 게이트 제조공정도.
제2도는 본 발명에 따른 전계효과 트랜지스터의 게이트 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 필드산화막
3 : 게이트산화막 4 : 게이트 폴리실리콘
5, 9 : 감광막 6 : N-이온영역
7 : 측벽산화막 8 : N+이온영역
10 : 채널돌출부
본 발명은 반도체의 전계효과 트랜지스터 제조방법에 관한 것으로서, 특히 실리콘기판에 게이트가 형성될 위치를 제외한 나머지부분을 에치하여 채널돌출부를 형성하고, 상기 채널돌출부를 중심으로 하여 게이트를 제조함으로써 채널돌출부에 의한 채널증가로 인해 쇼트채널효과를 줄이고 게이트폭을 감소시켜 고집적 메모리소자의 제조에 적당하도록 한 전계효과 트랜지스터의 게이트 제조방법에 관한 것이다.
일반적으로 사용되는 종래의 전계효과 트랜지스터 제조방법은 제1도에 도시된 바와 같이, 먼저 실리콘기판(1)에 필드산화막(2)을 형성한 후 제1(a)도, 제1(b)도와 같이 실리콘기판(1) 위에 게이트산화막(3)과 게이트 폴리실리콘(4)을 차례로 데포지션한 다음, 감광막(5)으로 게이트를 정의한다. 그후 제1(c)도와 같이 감광막(5)을 마스크로 하여 에치를 실시함으로써 게이트를 형성한 다음 제1(d)도에서와 같이 N-이온주입을 하여 N-이온영역을 만들고, 산화막을 전면에 데포지션한 다음 상기 산화막을 에치백하여 게이트 측벽산화막(7)을 형성한 후 N+이온을 주입하여 N+이온영역(8)을 형성함으로써 게이트 제조공정을 완료하게 된다.
상기와 같은 종래의 전계효과 트랜지스터 제조방법에 있어서는 게이트를 단순히 실리콘기판상에 수평면으로 형성시킴에 따라 채널길이가 줄어들게되어 쇼트채널효과가 발생하게 될 뿐만 아니라 게이트의 길이를 줄일 수 없어 소자의 셀면적이 증가하는 문제점이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해소하기 위하여 실리콘기판의 에치를 실시하여 게이트길이를 감소시킴으로써 셀면적을 최소화하고 쇼트채널효과를 방지할 수 있는 전계효과 트랜지스터의 게이트 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 전계효과 트랜지스터의 게이트 제조방법은 실리콘기판에 필드산화막을 형성한 다음 기판을 패터닝하여 채널돌출부를 형성하는 공정과, 상기 기판상에 산화막 및 폴리실리콘을 차례로 형성하는 공정과, 상기 폴리실리콘 및 산화막을 패터닝하여 상기 채널돌출부를 포함하도록 게이트를 형성하는 공정을 구비한다.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 전계효과 트랜지스터의 제조공정도로서, 먼저 제2(a)도와 같이 실리콘기판(1)에 필드산화막(2)을 형성한 후 게이트가 형성될 위치에 감광막(5)을 기존의 게이트길이보다 좁은 폭을 갖도록 도포한다.
그 다음 제2(b)도에서와 같이 상기 감광막(5)을 마스크로 하여 게이트가 형성될 부분을 제외한 나머지 부분의 실리콘기판을 소정두께로 에치하여 채널돌출부(10)를 형성한 후 제2(c)도와 같이 실리콘기판(1) 전면에 게이트옥사이드(3)와 게이트 폴리실리콘(4)을 차례로 데포지션한 다음 상기 채널돌출부(10)를 게이트옥사이드(3)와 게이트 폴리실리콘(4)이 감싸도록 게이트 정의를 하기 위한 감광막(9)을 도포한다.
상기 공정 후 제2(d)도와 같이 감광막(9)을 마스크로 하여 사진식각공정으로 게이트를 형성한 다음 N-이온을 주입하여 실리콘기판(1)에 N-이온영역(6)을 형성하게 된다.
상기 공정이 완료되면 제2(e)도에서와 같이 실리콘기판(1)과 게이트 전면에 산화막을 데포지션한 다음 에치백하여 측벽산화막(7)을 형성시킨 후 N+이온주입을 하여 N+이온영역(8)이 형성됨으로써 게이트 제조공정을 완료하게 된다.
이상에서 상술한 바와 같이 본 발명은 실리콘기판에 게이트가 형성될 위치를 제외한 나머지부분을 에치하여 채널돌출부를 형성하고, 상기 채널돌출부를 중심으로 하여 게이트를 제조함으로써 채널돌출부에 의한 채널증가로 인해 쇼트채널효과를 줄이고 게이트폭을 감소시킬수 있는 것이다.
Claims (1)
- 실리콘기판에 필드산화막을 형성하는 공정과, 상기 실리콘기판의 소정부위가 돌출되도록 식각하여 채널돌출부를 형성하는 공정과, 상기 기판 상에 상기 채널돌출부를 덮도록 게이트절연막을 개재시키어 게이트를 형성하는 공정을 포함한 전계효과 트랜지스터의 게이트 제조방법.
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Publications (2)
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